在Altium Designer中合并/串联总线

在Altium Designer 14.3中，我试图将两个16位总线合并为32位总线，其中一个输入总线变为输出总线的低16位，另一个变为输出总线的高16位。下面是我尝试的方法的图像。

创建5到32行解码器

尝试编译文档时，出现以下错误：Duplicate Net Names Bus Slice \Y[31..0]。我知道Altium认为我正在尝试重新定义\Y网络，但是除了打破单独的两个总线的所有针脚并将它们合并在一起之外，我没有更好的方法将两个总线合并在一起。如果它是FPGA HDL原理图，这就是我的设计方式。

我应该怎么做？

schematics altium bus

— 秘密公式
source

您尝试过Altium支持吗？

— 莱昂·海勒2014年

不，我认为这是一个非常普遍的问题。

— secretformula 2014年

你有没有解决这个问题？

— DanielSank '17

已经三年了这个解决了吗？

— 阿斯蒂（Asti）

我个人从来没有想过...

— secretformula

我遇到了同样的问题，并通过更改子表中的本地网络名称使其与端口名称不匹配来解决该问题。以下是我所做的示例：

— 贝尔
source

这没有解决问题，即如何将两条总线结合在一起。

— DanielSank '17