走线分离式电源平面

互联网上的大多数资源都讨论了在分离的电源板上路由信号以及如何正确执行此操作。此处的主要解决方案是创建短返回电流路径。 我想知道在分离的电源平面（而非接地平面）上路由信号是否会对信号完整性产生明显影响，是否应该采取措施。

我的情况：

4层PCB：

• 顶层：信号
• 内部平面：分开的地面（模拟/数字）
• 内部平面：分开的电源平面（在这种情况下，需要使用3.3V数字和3.3V模拟）
• 底层：信号

我正在从数字部分到模拟部分的最底层路由一些时钟信号。信号将穿过数字部分和模拟部分之间的电源平面（间隙为0.5mm宽）。我将在接地层（数字和模拟之间的桥）上提供可靠的电流返回路径，因此返回电流不成问题。

时钟信号刚好高于12MHz，走线宽为0.2mm，最大长度为13.4cm。走线用串联电阻端接。

快速答案：

穿过电源“ 或”接地平面的任何信号都不好。开关速率越高（信号沿越快），效果将越差。

长答案：

当您说“我将在接地层上提供可靠的电流返回路径（数字和模拟之间的桥接器，因此返回电流不成问题”）时，您可能不了解问题，或者我不了解您的声明。我之所以这样说，是因为您不能拥有“固定电流返回路径”，而仍然拥有一个分离平面。那里必须有一些非实体。

返回电流将在最接近信号的电源或接地平面上流动。因此，在您的情况下，如果信号位于顶层，则返回电流将位于接地层。但是，如果信号位于底层，则返回电流将位于功率层。对于大多数中速到高速信号，返回电流将遵循信号轨迹，而不是走最短路径。换句话说，返回电流将尝试最小化“回路面积”。

如果信号从底部切换到顶部（反之亦然），则返回电流也将切换，流过去耦帽。这就是为什么在整个PCB上撒上去耦电容非常重要的原因，即使离芯片太远而导致功率差异也不大。

最小化环路面积对于信号完整性，最小化EMI并降低ESD的影响至关重要。

如果您的信号跨越电源/接地平面的裂缝，则返回电流将被迫绕行。在某些情况下，这种绕行可能会使回路面积增加2倍甚至10倍！避免这种情况的最简单，最好的方法是不要在拆分中运行信号。

某些板具有混合的模拟和数字平面，或者在某些系统上具有多个电源轨。以下是在这些情况下可能会有所帮助的事项：

1. 对于诸如时钟或活动数据线之类的东西，您确实不希望跨越分裂。某些创新的PCB布线是最好的解决方案，尽管有时您只需要具有组合的模拟/数字平面而不是拆分即可。

2. 对于低速信号或大多数为DC的信号，您可以跨过分流器，但要小心并有选择性。如果可以的话，请使用电阻器或电容降低边沿速率。通常，电阻器将在物理上桥接分流。

3. 诸如0欧姆电阻或电容之类的东西可用于在两个平面之间提供信号返回路径。例如，如果信号确实跳过了分割，则在信号附近的两个平面之间添加上限可能会有所帮助。但是要注意，如果做得不好，那么它可能会否定首先产生分裂的任何积极影响（即，防止数字噪声进入模拟平面）。为此，使用电容或0欧姆电阻的好处在于，它可以使您在制作完PCB之后继续进行设计。您始终可以将零件装满或拆下以查看会发生什么。

尽管许多PCB设计都会涉及某种折衷，但除非绝对必要，否则请尽量不要折衷。这样一来，您的头痛将减少，头发也将减少。

我还应该指出，我完全掩盖了由于分裂而引起的阻抗变化的问题，以及这将意味着什么。尽管很重要，但不如最小化循环面积和填充物那么重要。与了解阻抗变化将如何影响信号完整性相比，了解环路面积要容易得多。

我必须踢一些常规知识。至少对于我做过的RF板，我发现通过不为模拟和数字提供接地，可以提高性能。取而代之的是，使用坚固的接地层并进行接地以保持通往单个统一接地节点的低电感/低电阻路径对于我已经做过的产品类型，主要是小尺寸（手持式）和射频沉重（接收器），效果更好。以及500 MHz及以上频率范围内的发射器。

我通常不使用电源平面，因为不需要任何走线宽度就能将任何走线IR电压降降至微伏范围，我宁愿在那儿接地。

只是另一种方法。

有人可能会问-为什么时钟信号进入模拟区域？也许您需要摆弄飞机，才能将数字地面连接到DAC / ADC的数字侧（我想这就是这里发生的事情。）

时钟不应穿过通孔。使用过孔时需要支付电感和电容的价格，并且随着时钟频率的增加，这最终会给您带来痛苦。它还通过去耦帽强制时钟的返回电流。最好将时钟全部保持在一层上。

这是上述建议的补充。

根据时钟的速度及其路由，我希望您可以通过将时钟通过两个平面边界处的设备而受益，该设备的输入与数字平面有关，而输出与数字平面有关。模拟平面。如果时钟用于多种用途，您也可以在此处进行门控，以便只有与ADC实际相关的时钟脉冲才能通过边界。

在分开的电源板上布线时钟会产生负面影响。正如其他人提到的那样，最好使用一个坚固的接地层并对模拟和数字布线进行分区，以使其保持隔离。我会担心EMI在时钟越过分离平面（看起来像缝隙天线）的情况下出现，并且您可能需要考虑将时钟线从串联端接改为并联。

我并不是说无法在这种类型的设置中交叉剖分平面，但您应该小心并理解，其中存在您无法轻松量化的风险。

如果您要保持布局不变，我希望在类似Analog Devices（或您的ADC供应商芯片）的ADC人士的一些应用笔记中，了解他们对进行这种拆分平面布局有何建议。

可悲的是，电场将推动电子探索与电导成比例的所有可能的返回路径（对于交流信号而言是电纳）。

是的，由于阻抗较低，某些路径将是首选。但是某些电子仍然会走其他路径，因为存在其他路径。

在远高于SkinFrequency的频率（对于35微米1盎司/英尺^ 2，为5MHz）下，电子没有时间穿透箔，并且（大部分）保留在一侧。在20MHz时，您有2个SkinDepths，或2 * 8.9dB = 18dB的减少量（接近10：1）。在80MHz时，您有4个SkinDepths，或4 * 8.9dB = 36dB的降低（接近180：1）。在320MHz（可能是1纳秒的边缘）处，您有8个SkinDepths或8 * 8.9dB = 72dB的减少量（超过30,000：1）。

请注意，仍然有电子通过金属箔移动，直到远离您的入侵者痕迹的一侧。在飞机的“安静”一侧仍然有I * R下降。