阻抗匹配和较大的走线宽度

我目前正在设计中，其中我的一个IC指定使用50欧姆走线。这个问题的答案是走线的特性阻抗，表明需要120 mil的走线才能获得该阻抗。

IC仅可容纳1880万条走线，并且假定走线之间没有空间。那么，如何在设计时考虑到该走线阻抗呢？显然，我可以减小板的厚度或增加铜的高度，但只能在某种程度上进行，我希望这种制造方式可以便宜一些。通常如何处理？

我使用的IC是MAX9382，它可以在最高450 MHz的频率下工作，我可能会在400-450 MHz附近使用它。最初使用的数据是模拟的，但必须严格限制为数字化才能与该IC一起使用。

使用4层堆叠。

除非下面有一个坚固的接地层，否则计算所需的走线宽度是没有意义的，采用2层设计时，您可能需要在另一侧布线，如果走线靠近您的走线，则几乎会破坏您的阻抗。

在450Mhz时，您确实应该拥有坚固，连续，正确去耦的电源和接地层。这将改善噪声性能，EMI问题，为您提供更好的阻抗控制，等等。用4层板进行加热并不比使用2层板贵得多。

使用4层，例如：

>----------------Signal 1
8.3 mil
>----------------Ground
39 mil
>----------------Power
8.3 mil
>----------------Signal 2

根据您选择的铜厚度，间距可能会有所变化。

根据信号层上的最终电介质和铜厚度，这将使您在信号1/2上的50ohm迹线达到10-20mil。

您不必担心很短的PCB走线作为较长走线的一部分的阻抗。因此，直接在芯片旁边会有一条更细的迹线。但是，如果走线必须走任何距离，那么当走线离开芯片时，您需要调整走线的厚度。您只需将走线宽度“扇出”远离芯片。这就是我一直看到的完成方式。

这与任何传输线的连接器都没有不同。单个短路元件的阻抗可能会小一些，但与整个传输线相比，阻抗会很小。

通常，走线过宽会引起走线电容问题。使走线更细会减小电容。当然，走线越细，阻抗就越混乱。

如果以不同的方式进行PCB堆叠，即信号层更靠近电源/ gnd平面，则走线可以更细，同时仍具有适当的阻抗。在多层PCB上，这仅在信号也在内层时才起作用-使得很难在外层上具有适当的阻抗和电容。

最终结果是这都是一种折衷。我通常在具有优化的PCB叠层的内层上运行这些信号-但是，当它必须到达外层才能到达芯片时，则保持走线很窄且很短。

在2层PCB上，很难在狭窄的走线上具有适当的阻抗-因此我通常不会打扰。如果阻抗很关键，我将至少使用4层PCB。

您可以将相邻的参考迹线与信号一起布线吗？有人告诉我，三脚架，甚至如果你不适合三脚架，​​也可以是五角形等，如果没有紧密的平面可以参考，有时在像你这样的情况下也可以工作。如果您有一个差异对，则它可能更像一个四边形，在该差异对的两侧都具有相邻的引用/返回。相同的指导者建议，由于各层之间的空间，两层板应被视为两个不相关的板，并且如果不能拥有更多的层，则应使用路由参考/返回。

我错了一个差动对的四极。我在相关演讲中的笔记说要使用三元组，并在差异对的两个信​​号之间使用参考。仍以这种方式寻找/等待阻抗计算。有人告诉我他正在寻找它们在其中的RF /微波书，他有很多书。

首先弄清楚这是否是真正的要求。必须保持多远？如果它是一个非常高速的信号（请看边沿速率与走线长度的比较），则可能需要执行一些仿真。在您所链接的问题的答案中，霍华德和约翰逊的参考文献是此类事情的重要资源。

如果要求是真实的，那么请找出存在的公差（您的电路板制造厂可能只能达到您要求的+/- 10％，因此请考虑在内）。

编辑：看你现在的部分你张贴，你是在“实际需求”的领土。

80ps的边缘非常快！谐波开始迅速下降的“拐点频率”高达6GHz。假设传播延迟约为光速的66％，则80ps为16mm。经验法则是，任何超过过渡时间1 / 4-1 / 6的东西都需要像传输线一样对待，这意味着任何超过几毫米的走线！

我会在没有做任何模拟的情况下，在任何差异的2层板上尝试这种方法。

您可能必须进行多层处理才能使参考平面更接近走线，从而使更细的走线满足阻抗规格。（编辑：正如评论中指出的那样，您可以分两层来做，但是那时您将拥有一块非常薄的板！

或者，您可能可以在2层上构建共面波导结构，以提供所需的阻抗。或增加终端电阻，这意味着更改走线阻抗以匹配，这意味着走线更细。 AppCAD可以帮助您使用这些选项的参数。

听起来很有趣 ：）