有通用的网表格式吗？

在不同的原理图/ pcb / EDA / CAD工具之间是否存在可移植的通用网表格式，如果可以，该格式或参考在哪里，以便我可以实现？

如果不是，每个软件包的实现方式是否有所不同，或者是否存在一些标准，如果实施，它们可能会提供与广泛工具的更大兼容性？

EDIF（电子设计交换格式）是一种供应商中立的格式，用于存储电子网表和原理图。这是为电子设计自动化（EDA）行业建立中性数据交换格式的首次尝试之一。

有关更多信息和链接，请参见http://en.wikipedia.org/wiki/EDIF。

我还没有看到任何标准。每个包都实现自己的格式。幸运的是，格式非常简单，可以轻松地在包之间进行翻译。

例如，gEDA网表由以下格式的记录组成-

NETNAME REFDES-PIN REFDES-PIN ...

这是我其中一个董事会的样本-

unnamed_net39 J28-3 U11-12

unnamed_net38 J28-1 J16-2 J27-1

接地J16-3 C16-2 J15-3 C15-2

您可以轻松地将此网表文件读入数据结构并将其转换为其他格式。

如果它们以ASCII格式保存，则转换它们非常容易，我可以将大多数格式导入我使用的Pulsonix PCB软件中。唯一尴尬的是鹰。Eagle原理图，PCB和库必须通过专门编写的ULP进行转换。

我也没有在任何地方看到标准格式。但是，正如其他人提到的那样，网表格式非常简单，通常基于文本，因此在各种形式之间进行转换很容易。

网表仅是网（电线）的列表，以及连接在每条电线上的端口（组件的引脚）的列表。尽管细节有所不同，但这都是同一主题的变体。过去，我已经用Perl和Python编写了一些脚本，可以轻松操纵网表。实际上，网表文件是初学者级文本处理中的一项很好的练习。

老实说，如果您真的希望网表格式实际上可以在几乎所有工具上使用，则只有两种严肃的选择：

• 甚高密度脂蛋白
• Verilog

是的，这些是成熟的硬件描述语言，将它们用作网表格式可能被认为是过时的。但是，这非常容易，并且如果一个工具吐出简单的结构化VHDL或Verilog，您将很有信心，您将能够将设计引入几乎任何其他EDA工具中。

作为附带的好处，大多数其他网表格式（例如EDIF）都需要具有一组外部定义的原语-某些特定于供应商的东西，或类似LPM的东西。使用VHDL和Verilog，最低级别的叶子（基元）可以随心所欲（例如，可综合的RTL代码，仿真模型，黑匣子等）。

但是，如果您绝对必须具有实际的网表格式，那么我建议您使用gnetlist格式，然后再将其转换为许多其他格式。