更新:后续问题显示了我对最终PCB布局的看法。
我正在用uC布置我的第一块电路板(我在使用和编程嵌入式系统方面有相当丰富的经验,但这是我第一次进行PCB布局),这是STM32F103,这将是混合信号板同时使用STM的内部DAC和一些通过SPI的外部DAC,我对接地有些困惑。
这些问题的答案:
明确指出,我应该有一个用于uC的局部接地平面,该接地平面恰好在一个点处连接到全局接地,并且在该点附近具有一个局部电源网,该局部电源网连接到全局电源。这就是我正在做的。然后,我的4层堆栈是:
- 本地GND平面+信号,uC,它是100nF的去耦电容和晶体
- 全局GND,通孔除外。根据亨利·奥特(Henry Ott)这样的消息来源,地平面是未分割的,数字部分和模拟部分实际上是分开的。
- 电源,IC下的3.3V平面,用于3.3V外部DAC的粗线,用于在模拟部分分配伏的。
- 信号+ 1uF去耦电容
在板上更远处,模拟组件和信号位于顶层和底层。
所以问题:
- 我应该在uC之下突破全球范围,还是将完整的地面平面置于本地之下?
- 电源平面:我打算仅在uC下使用电源平面,并使用过孔将电源带到去耦电容,并因此将uC带到顶层,因为在其他地方我不能真正使用太多电源。外部DAC应该是星形分布的,因此我为它们设置了单独的走线,电路板上的其余部分为伏。听起来还好吗?
- 我同时使用uC的ADC和DAC,并在电路板的模拟部分中生成参考电压,然后将其带到uC的Vref +引脚上,并在电源板上进行跟踪。我应该在哪里连接Vref-引脚:局部接地,全局接地,或在电源平面上建立一条单独的走线,以将其连接至模拟部分中的全局接地,接地应保持安静?也许靠近参考电压产生的地方?请注意,在STM32上,Vref-与模拟接地VSSA引脚不同(我认为它会到达本地GND平面?)。
当然,这里对设计的任何其他评论也欢迎!