是什么导致我的MOSFET漏极电压下降的这种情况？

最终更新： 了解以前神秘的功率MOSFET开关波形摆动！@Mario在下面揭示了根本原因，这是所谓的VDMOS器件所特有的，它是IRF2805等许多功率MOSFET的典型代表。

更新： 找到了线索！:)

@PeterSmith 在以下评论之一中提到了了解MOSFET数据表中栅极电荷规格的绝佳资源。

在第二段的第6页上，第二段末尾引用了 > 0 时变为常数（随变化而停止变化）的想法。，但让我开始思考可能发生的情况： $C_{GD}$ $V_{DS}$ $v_{GD}$ $v_{GD}$

事实证明，当上升至0V以上时，这是正确的。 $v_{GD}$

因此，如果有人了解该驱动机制是什么，我认为那将是正确的答案:)

我正在仔细研究MOSFET的开关特性，这是我研究开关转换器的一部分。

我已经建立了一个非常简单的电路，如下所示：

在仿真中会产生以下MOSFET导通波形：

漏极电压下降约20％到Miller高原时，会出现拐点。

我建立了电路：

范围很好地证实了模拟：

$C_{gd}$

MOSFET方面经验丰富的人可以帮助我理解吗？

— 斯堪尼
source

好的，不是，当您在栅极和漏极之间的电容充电时会发生这种情况。那时，Ids是恒定的，对于某些应用程序来说是不错的功能

— Gregory Kornblum

看起来像来自Cgd的米勒效应吗？如果您在栅极到漏极之间增加一个100pF的电容，会加剧这种情况吗？

— 克鲁纳尔·德赛

不知道答案，但是这份题为“功率MOSFET基础知识：了解栅极电荷并使用它来评估开关性能”的Vishay Siliconix应用笔记可能会有所帮助：vishay.com/docs/73217/73217.pdf

— Jim Fischer

用于开关分析的实际栅极电荷（Qg）对栅极电阻敏感。另外，Cgd作为Vds的函数而变化。见microsemi.com/document-portal/doc_view/...

— 彼得·史密斯

@scanny作为注释，对于您回答自己的问题非常有效……除了其他一些评论可能建议的内容之外，用电阻驱动栅极确实可以说明正在发生的事情。我建议您在形成之前和之后查看通道中发生的情况，并问自己电容来自何处。然后回答您自己的问题。

— 占位符

Answers:

漏极电压的斜率取决于栅极-漏极电容Cgd。在下降沿的情况下，晶体管必须放电Cgd。除电阻器的负载电流外，它还必须吸收流过Cgd的电流。

重要的是要记住，Cgd不是简单的电容器，而是取决于工作点的非线性电容。在饱和状态下，晶体管的漏极侧没有沟道，Cgd是由于栅极和漏极之间的重叠电容引起的。在线性区域中，沟道延伸至漏极侧，Cgd较大，因为现在在栅极和漏极之间存在较大的栅极至沟道电容。

随着晶体管在饱和区和线性区之间转换，Cgd的值发生变化，因此漏极电压的斜率也发生变化。

通过使用“ DC工作点”模拟，可以检查使用LTspice Cgd的情况。可以使用“查看/香料错误日志”查看结果。

对于3.92V的Vgs，由于Vds高，Cgd约为1.3npF。

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

对于4V的Vgs，由于较低的Vds，Cgd更大，约为6.5nF。

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

可以从下面的数据表中的图表中看到不同偏压下Cgd（标记为Crss）的变化。

IRF2805是VDMOS晶体管，对Cgd表现出不同的行为。从互联网：

板级开关模式电源中普遍使用的离散垂直双扩散MOSFET晶体管（VDMOS）在性质上与上述单片MOSFET型号不同。特别是，（i）VDMOS晶体管的体二极管与外部端子的连接方式与单片MOSFET的衬底二极管不同，并且（ii）栅极-漏极电容（Cgd）非线性无法通过简单的梯度建模单片MOSFET模型的电容。在VDMOS晶体管中，Cgd突然改变大约为零的栅漏电压（Vgd）。当Vgd为负时，Cgd在物理上基于电容器，栅极为一个电极，而芯片背面的漏极为另一个电极。由于不导电芯片的厚度，该电容相当低。但是当Vgd为正时芯片处于导电状态，Cgd物理上基于具有栅氧化层厚度的电容器。传统上，复杂的子电路已被用来复制功率MOSFET的行为。为了计算速度，收敛的可靠性和编写模型的简单性，编写了一种新的固有香料设备，该设备封装了此行为。DC模型与1级单片MOSFET相同，不同之处在于其长度和宽度默认为1，因此可以直接指定跨导而无需缩放。AC模型如下。栅极-源极电容取为常数。如果没有将栅极-源极电压驱动为负，则根据经验发现这对于功率MOSFET是一个很好的近似值。栅极-漏极电容遵循以下经验形式：

对于正Vgd，Cgd随Vgd的双曲正切而变化。对于负Vdg，Cgd随Vgd的反正切而变化。模型参数a，Cgdmax和Cgdmax参数化栅极漏极电容。源极-漏极电容由跨源极漏极连接的体二极管的分级电容提供，位于源极和漏极电阻之外。

在模型文件中，可以找到以下值

Cgdmax=6.52n Cgdmin=.45n

— 马里奥
source

V_{D}

$V_D$

V_{D}

$V_D$

V_{G}

$V_G$

V_{T h r e s h o l d}

$V_{Threshold}$

V_{G D}

$V_{GD}$

V_{d s}

$V_{ds}$ 相差6.5V左右。那不能本地化要说的变化：）

— scanny

@scanny-Cgd的变化发生在更宽的范围内，我懒得做额外的仿真以找到某个Vds所需的Vgs的精确值。如果您自己进行操作，将会看到Cgd已经开始以大约5V的Vds增大。

— 马里奥（Mario）

V_{G D} = 0

$V_{GD}=0$

V_{G S}

$V_{GS}$

@scanny-我添加了一个引用引用的更新，该引用显示了在使用VDMOS晶体管的情况下如何建模Cgd。

— 马里奥（Mario）

甜！这解释了！谢谢马里奥！:)您在哪里找到参考？

— 斯堪尼

更新：马里奥在上面得到了正确的答案，因此仅出于历史考虑就保留此答案。这种行为似乎与VDMOS有关（与我收集的许多功率MOSFET一样），这可能解释了为什么许多常规MOSFET资源（倾向于集中于单片MOSFET）没有提到这种现象的原因。

好的，就在我要放弃对这一点的了解之际，网络间互通有无。

摘自IXYS应用笔记AN-401，第3页。

这背后没有关于设备物理的解释，但是我对此已经很满意。这条曲线很可能可以解释我所看到的拐点。

$V_{GS}$ $V_{DS}$ $V_{GD}$ $V_{GS} - V_{DS}$ $V_{GD}=0$

如果有人参考或对物理学有足够的了解以解释上述曲线，我将不胜感激。我会给所有可以的人正确的答案cookie :)

— 斯堪尼
source

我有一个问题：为什么斜率应该是线性的？

实际上，在Miller平台的150 ns内，MOSFET沟道电阻从几乎无限大降低到很小的值。即使线性下降，由R = 100欧姆和MOSFET的R DS构成的分压器的输出电压也不是线性的。

R DS对栅极电荷具有非线性依赖性；您无法在数据表中找到它，但我们知道它是非线性的。

因此，这种行为是自然的。

在我看来，您的测试设置非常好，但是，从有功电路中的50欧姆源驱动功率MOSFET并不是很好。

— 主
source