USB跟踪阻抗计算，带终端电阻

我正在设计具有Renesas RZ-A1微控制器的PCB，并希望检查是否正确地进行了USB D +和D-走线。

Fairchild的这份应用笔记是Google的最高成果之一，它说D +和D-迹线的单端阻抗应为45欧姆。

使用EEWeb Microscrip阻抗计算器，我发现在1oz / ft ^ 2的铜和基板高度为0.08mm的情况下，我的走线宽度应为0.17mm，以实现45欧姆。

Fairchild应用笔记还指出，D +和D-线的差分特性阻抗应为90欧姆。

使用EEWeb边缘耦合微带阻抗计算器，我发现迹线之间的间距应为0.098mm，以实现此目的。

看起来合适吗？

问题的下一部分-我知道D +和D-需要串联终端电阻。瑞萨RZ-A1建议使用22欧姆的电阻。这些电阻的存在是否会对上述计算产生任何影响？例如，由于电阻器已经提供22欧姆，实际上我是否应该针对23欧姆的单端阻抗而不是45的阻抗？

问题1：这似乎不正确

默认的Er为4，但通常标准FR4的ER约为4.6。尽管对于此计算，您将需要有效的Er，因为迹线的顶部未嵌入FR4。

Er = 4.6，导体= 0.17mm，电介质高度为0.08mm时，有效Er为3.2215。但是EEWeb Edge耦合微带阻抗计算器没有给我与Polar si800场求解器或免费的Saturn PCB工具包相同的值。

使用Saturn PCB工具包是免费的，它可以补偿轨迹的电镀梯形形状和其他生产过程变量。

问题2：走线阻抗应尽可能接近电缆，连接器和接收器端头的特性阻抗。任何阻抗不连续都会引起反射并导致信号衰减。因此，将走线差分阻抗尽可能降低到90欧姆是很重要的，但单端阻抗并不重要，因为在电缆中信号以差分对的形式传输。使用串联终端电阻的原因主要有四个。

1. 为了降低EMI，这就是产品要获得EC认证的情况。
2. 吸收由连接器引起的近端反射。
3. HS / USB一致性测试中有最大驱动电压限制，因此要控制/降低接收器端的信号电平。
4. 为了粗略地改善ESD保护（当系统需要更好的ESD保护时，应使用适当的低电容钳位设备代替）

唯一不希望的效果是增加了摆率，但是制造商的建议通常考虑到这一点。

作为使用串联电阻器改善一致性的示例，请参见下图。尽管眼图完美，但奶头包失败了，因为它越过了边界，如模板边界框右下角的3个红点所示。这是因为存在一些超调。在这种情况下，可以使用串联电阻来减少过冲。

将串联电阻值增加10欧姆后，测试通过。

指导原则：

• 串联终端电阻应尽可能靠近驱动设备的焊盘，以更好地吸收近端反射。
• 避免在接地平面的不连续点上运行差分对。
• 使差分对与同一层中的任何通孔，焊盘或铜线至少保持线对间偏斜或电介质高度的3倍，以最大者为准。
• 模拟一切
• 如果您可以重用已经通过合规性的设计，那就不要重新发明轮子。

如果您遵循Mfg的规格和应用说明，则将获得最佳的信号完整性。由于此类芯片内部的FET具有较低的RdsOn（10 Ohms）但宽于所需的公差，因此必须添加一个串联R，但走线阻抗仍应为45 Ohms + -10％

请注意，本应用笔记在室温下使用42欧姆作为驱动器输出阻抗（含）。29 Ohm.ext。这为边缘提供了最佳的眼图。

还要注意，如果您按比例增加电介质厚度，则可以使用更大的间隙和走线。**磁道宽度：FR4厚度的2：1比例大约正确。**

这是因为，如果电感/电容比或走线宽度与板厚之比，则特性阻抗归因于固定比率。 信号/接地比率的同轴直径也是如此。与信号路径的纵横比和电容有关的分布式电感由导体间隙控制。