终端电阻：是否需要？

对于我正在设计的项目，我使用带有LPC1788（QFP）微控制器的IS42s32800（TSOP）SDRAM 。在PCB上，我有4层，其接地层位于顶部信号层的正下方，而VDD层位于底部信号层的正上方。CPU和RAM之间的平均走线长度为60毫米，最长走线为97毫米，时钟线为53毫米长，且未安装终端电阻。我很好奇的是，是否绝对有必要在DRAM线上配备终端电阻。如果没有它们，这种设计是否可以工作？如果没有电阻，我什至不应该去尝试吗？

如果频率/上升时间和距离足够高而导致出现问题，则可以，您需要端接。

传输线模型

我认为最长有97mm的走线，如果没有它们（可能会得到下面的计算结果），您可能会逃脱。您需要结果中的它们。

如果没有此功能，则可以使用SPICE进行一些粗略的计算。
我对LTSpice有点困惑，这里是结果（如果有人看到错误，可以随时纠正）

如果我们假设：

• 您的RAM输入信号上升时间约为2ns
• PCB是FR4或Er或〜4.1
• PCB铜厚度为1oz = 0.035mm
• 接地平面上方的走线高度= 0.8mm
• 迹线宽度= 0.2mm
• 走线长度= 97mm
• RAM数据输入为10kΩ，与5pF并联（数据表中的电容，为典型的LVTTL输入选择的电阻，因为未给出任何内容-数据表相当差，例如，p.21上的泄漏电流为10A !?）
• 驱动器阻抗为100Ω（从数据表的输出高/低值和电流中获取-> Vh = Vdd-0.4 @ 4mA，因此0.4V / 4mA =100Ω）

使用设置为微带模式的wCalc（传输线计算器工具）并输入数字，我们得到：

• Zo =177.6Ω
• L = 642.9 pH /毫米
• C = 0.0465 pF /毫米
• R = 34.46mΩ/毫米
• 延迟= 530.4 ps

现在，如果使用有损传输线元素将这些值输入LTSpice并进行仿真，我们将得到：

这是上述电路的模拟：

从该结果可以看出，在输出阻抗为100Ω的情况下，我们不会遇到任何问题。

只是出于兴趣，假设我们的驱动器的输出阻抗为20Ω，结果会大不相同（即使在50Ω时，也会有0.7 V的过冲/下冲。请注意，这部分是由于5pF输入电容引起振铃，在没有电容[〜3.7V]的情况下，在2ns处的过冲将较小，因此Kortuk指出即使不将其视为TLine，也要检查集总参数-参见末尾）：

一条经验法则是，如果延迟时间（信号从驱动器到输入的传播时间）大于上升时间的1/6，则必须将走线视为传输线（请注意，有些说是1/8，有些说是1/8）。比方说1/10，这比较保守。）延迟为0.525 ns，上升时间为2ns，得出2 / 0.525 = 3.8（<6），我们必须将其视为TLine。如果将上升时间增加到4ns-> 4 / 0.525 = 7.61并再次执行相同的20Ω仿真，则得到：

我们可以看到振铃的次数要少得多，因此可能无需采取任何措施。

因此，要回答这个问题，假设我已经接近参数，那么将其遗漏的可能性不大会给您带来问题-特别是因为我选择了2ns的上升/下降时间，这比LPC1788数据表要快（第88页） Tr min = 3 ns，Tfall min = 2.5 ns）
可以肯定的是，在每条线上放置一个50Ω串联电阻可能不会受到伤害。

集总模型

如上所述，即使该线路不是传输线路，我们仍然会由于集总参数而引起振铃。如果Q足够高，走线L和接收器C会引起大量振铃。
经验法则是，响应完美的阶跃输入，Q等于或小于0.5不会振铃，Q等于1时会有16％的过冲，Q值为2 44％时会有超调。
实际上，没有任何阶跃输入是完美的，但是如果信号阶跃具有高于LC谐振频率的大量能量，则将出现振铃。

因此，对于我们的20Ω驱动器阻抗示例，如果仅将线路视为集总电路，则Q为：

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

（电容为5pF输入电容+线路电容-线路电阻被忽略）

对完美步进输入的响应将是：

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

因此最坏情况下的过冲峰值将是3.3V + 2.23V =〜5.5V

对于2 ns的上升时间，由于上升时间，我们需要计算LC谐振频率和高于此频率的频谱能量：

振铃频率= 1 /（2PI * sqrt（LC））= 1 /（2PI * sqrt（62.36nH * 9.511pF））= 206MHz

$\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$ = 206MHz

2 ns的上升时间在（膝盖规则）“膝盖”频率以下具有显着能量，即：

0.5 / Tr = 0.5 / 2 ns = 250 MHz，高于上面计算的振铃频率。

如果拐点频率恰好是振铃频率，则过冲将约为理想步进输入的一半，因此，在约1.2倍拐点频率处，我们可能会看到理想步进​​响应的0.7左右：

所以0.7 * 2.23 V =〜1.6 V

上升时间为2 ns时的估计过冲峰值= 3.3 V + 1.6 V = 4.9 V

解决方案是将Q减小到0.5，这对应于 $\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$= 162Ω电阻（160Ω可以）。
如果驱动器电阻从上面开始为100Ω，则意味着一个60Ω串联电阻（因此，上面的“添加50Ω串联电阻不会造成伤害”）

模拟：

完美的步进仿真：

2 ns上升时间仿真：

解决方案（添加100ΩRdrv + 60串联电阻=添加160Ω总R1）：

我们可以看到，添加160Ω电阻会产生0 V的过冲临界衰减响应。

上述计算是基于经验法则的，并非完全准确，但在大多数情况下应该足够接近。Jonhson和Graham撰写的优秀著作“ High Speed Digital Design”是此类计算的绝妙参考，还有更多内容（阅读NEWCO示例章节，与上述内容类似，但更好-上面的大部分内容都是基于此知识）书）

Altera在本文档中建议将它们与某些类型的SDRAM一起使用，但是说，如果提供了FPGA和SDRAM，可以使用内部匹配来避免它们。我在SDRAM上使用的所有FPGA板都没有连接的任何外部终端，而这些设备也没有内部终端。看来应该使用它们，理想情况下，但是在实践中它们经常被遗弃。您应该摆脱它。