什么是错误的路径时序约束？

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在FPGA世界中，HDL编译器的错误路径约束到底是什么？为什么有用？

fpga timing hdl

— 随机蓝
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这是一个数字概念，而不仅仅是FPGA概念。

— W5VO'8

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错误的路径是在最终设计中永远不会真正行使的时序路径。假设您正在设计一个4位计数器，结果发现从12递增到13时会有很慢的延迟路径。如果您的设计总是在计数等于9时重置计数器，那么该缓慢路径将永远不会出现。实际设计。您可以将慢速路径标记为错误路径，以便编译器不花费任何时间或添加任何额外的逻辑，以使错误路径更快地运行。

— 乔·哈斯
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呵呵，我认为错误的路径与使用Atmels而不是PIC或其他有关。

— 奥林·拉斯洛普

我认为，错误路径的一种更重要的类型是信号在一个时钟的边缘发生变化，并在另一个时钟的边缘进行采样，但是该信号永远不会在第二个时钟发生变化的时间附近发生实际变化，或者它确实改变了任何东西都不会在乎它的价值。除非一个分析器添加了一个由第二个时钟控制的双同步器，否则时序分析工具很可能会失败，但是添加这样的同步器可能会完全破坏设计。例如，第一个时钟的运行频率可能为1MHz，第二个时钟的运行频率为32KHz，但是……

— supercat

...产生信号的设备在看到32KHz时钟的上升沿后可能会在三个1MHz周期内改变它。因此，可以保证由32kHz时钟锁存的信号符合32kHz锁存器的采样/保持要求，而无需任何额外的同步。如果1MHz侧的逻辑根据32KHz侧的工作来生成其数据，则这种设计可以允许在32Khz侧的一个循环中生成的信息在下一个循环中完全渗透。在32Khz端添加双同步会破坏这一点。

— 2012年

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错误路径是设计中确实存在但在操作中不起作用的路径，因此没有必要在时序分析中包括它。
出现这种情况可能有多种原因，但是由于时序分析工具通常不知道（尽管有一些工具可以检测到它们）是否可以使用哪些路径，因此必须告诉它。它与多循环路径相似，在多循环路径中，您可以告诉它某个路径允许使用多个循环来完成。

一个示例（错误的路径）是一个寄存器，该寄存器可能在上电时被写入一次，但随后保持相同状态。

— 奥利·格拉瑟（Oli Glaser）
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简而言之，错误路径是要从时序分析过程中检查出来是否符合时序的逻辑路径。排除路径有两个原因，首先是因为错误的路径会使工具更加难以满足该信号的时序要求，进而会影响合法的信号路径，从而可能导致其他时序错误，并且还会导致时序检查报告失败。可能会分散设计人员的合法时序错误。

错误的路径是由不相关的异步时钟或相同频率但相位关系未知的时钟之间的逻辑路径或在正常电路操作期间永远不会激活的路径引起的。告诉工具忽略路径并不能使计时工作仅在于未检查计时。设计人员可以手动确保对这些被忽略的信号路径使用正确的同步逻辑。

— 雷·海恩斯
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