用硬上拉代替上拉电阻是个坏主意吗？

在我的许多设计中，有些IC具有模式选择或类似的输入，这些输入使用电阻器永久上拉或下拉。

如果我用简单的硬上拉或下拉式替换所有这些，那么我平均每块板将节省10个布局，这并非没有。这是一个坏主意吗？如果是这样，为什么呢？

不久前，我在EEVBlog论坛上提出了类似的问题。我脑子里有一个想法，我需要永久保持低电平的任何信号，我都将很难接地，而我需要永久保持高电平的任何信号，我都将通过一个电阻器进行束缚。

我真的不知道从哪里或为什么使用此方案，所以我问了一下。我认为这可能是我在TTL时代更合适的地方。

EEVBlog-上拉电阻器-技术上必需还是优先？

就像Huisman所建议的那样，普遍的共识似乎是，除非您需要能够朝相反的方向拉动信号，否则您就可以简单地上下拉动信号。

值得注意的是，我的问题与基于CMOS的设备有关-如果您正在使用TTL系列，它可能仍然适用/必需。

更多的技术原因是抗干扰性，尤其是当上拉电阻值较高时。

在撰写本文时，我想到使用上拉/下拉电阻器的其他原因可能包括故障排除功能，“隐藏功能”或调试/服务模式选择。

从那个线程开始，除非我在功能上需要它们，否则我不再使用上拉电阻。

上拉/下拉信号的想法是，在大多数情况下，信号被拉高或拉低，但有时可以分别拉低或拉高。

如果您想在大多数情况下偶然下拉一个被拉高的信号，则需要使用一个上拉电阻来防止从电源汲取大量电流。

因此，如果您的电路确实如上所述使用上拉或下拉电阻，请不要移除它们。（例如，当一个引脚是集电极开路时。）
如果电路中的信号需要永远保持高电平或低电平（如果存在电源），并且没有其他组件可以改变该信号的状态，则可以对其进行硬连线。这些信号不被称为上拉信号，而是高电平，分别不被称为下拉信号，而是低电平。

答案将在数据表中。如果逻辑输入工作电压规范包括V _CC或V +，则可以直接连接到正电源。

让我们考虑一个上拉电阻。上拉电阻的作用是将特定引脚上拉至高电平状态。但是，由于某些电路会将其下拉至地，因此该引脚并非始终处于HIGH状态。考虑I²C线。它们通过上拉电阻上拉，微控制器在需要时将它们下拉。如果这些线路永久性地被拉高，又称为“硬拉”，则不会发生I²C通信。SDA线将处于永久性的高电平状态。

你的情况

在您的情况下，如果引脚和GND / V _cc之间有一个电阻，请不要将其移开。如果数据表上说要放一个电阻，那就去做。但是，如果您想深入研究并了解上拉/下拉功能，请在数据手册中查找IC框图。有时您甚至可以找到内部模块的电路图。尝试了解特定电阻的功能（如果发现难以理解电路，可以在此处发布原理图）。就像豪斯曼（Huisman）所说的那样，如果将销钉永久性地拉高或拉低，则不会将其状态称为拉高或拉低。而是高或低。

有关上拉/下拉的一些信息

上拉（和下拉）电阻通常较高，通常约为10kΩ，并且它们将引脚保持在定义的状态-高（或低）。当外部电路下拉上拉的引脚时，它为该引脚提供了一条到地的低电阻路径。因此，上拉电阻器的值取决于外部电路提供给引脚至GND的电阻。上拉值必须明显大于下拉路径的电阻。一些带有ASIC的电路设计甚至可能使用更高的上拉或下拉值。

因此总结一下答案，当必须通过某些电路改变引脚状态时，使用上拉或下拉电阻。如果将来任何时候都不会更改引脚状态，则可以将其硬连线到V _CC或GND。

我很惊讶地看到这里没有人提到DFT。在某些情况下，使用上拉/下拉电阻器为测试夹具留出空间以注入信号，并在测试期间将输入置于不同的状态。让我们使用一个希望始终保持为“启用”状态的芯片启用信号的简单示例。

在执行ICT测试时，您可能需要禁用芯片使能引脚，以将IC的输出置于高阻抗模式。这样做允许测试夹具在禁用的IC的输出端注入任意信号，否则如果CE引脚为“硬驱动”，这将是不可能的。

这是另外一个用例。此线程中的其他答案是有效的。

这实际上取决于您为什么要提起它。有时，启动过程中未使用的功能可能会通过芯片的内置启动逻辑进行切换。如果处理器可以从多个源引导，则它可能必须自动发现加电期间连接了哪个源。这可能导致在代码执行之前（代码执行之前）切换某些行。因此，如果数据表中显示“如果不使用，则将其拉起”，那么您可能需要先与制造商再次确认，然后再将其绑紧。或者，如果可能的话，也许您可​​以在启动过程中监视线路的行为，以确保它不会被拉低。

嗯 还没有看到它的提法，但是一个原因，尤其是对于高电平连接的引脚，是使用电阻来降低功耗。请查阅有关设备的数据表。