我不明白为什么CPU制造商制造多核芯片。多核的扩展是可怕的，这是高度特定于应用程序的，我相信您可以指出某些程序或代码可以在许多核上很好地运行，但是在大多数情况下，这种扩展是垃圾。这浪费了硅芯片空间，浪费了能源。

例如，游戏几乎永远不会使用四个以上的内核。像Ansys或Fluent这样的科学和工程仿真是根据PC上运行的内核数量来定价的，因此您需要支付更多费用，因为您拥有更多的内核，但是超过16个内核，更多内核的好处就变得很差，而您拥有这64个内核工作站...这是浪费金钱和精力。冬天最好买一个1500 W的加热器，便宜得多。

他们为什么不制造一个只有一个大内核的CPU？

我认为，如果他们制造的单核相当于八核CPU，那么一个核的IPC将会增加800％，因此您将在所有程序中获得全部性能，而不仅仅是针对多个核进行了优化的程序。更多IPC可在任何地方提高性能，这是提高性能的可靠而简单的方法。多核仅在有限数量的程序中提高了性能，并且扩展是可怕且不可靠的。

问题在于这样一个假设，即CPU制造商可以增加更多的晶体管来使单个CPU内核更强大而不会产生任何后果。

为了使CPU发挥更大的作用，您必须计划做更多的事情。确实有三个选择：

1. 使内核以更高的时钟频率运行 -这样做的问题是我们已经遇到了我们所能做的限制。

   功率使用量以及因此的散热量随频率而增加-如果将频率增加一倍，则名义上的功耗就会增加一倍。如果增加电压，则功耗会随电压的平方上升。

   由于世界的非理想特性，互连线和晶体管也具有传播延迟。您不仅可以增加晶体管的数量，而且希望能够以相同的时钟频率运行。

   我们还受到外部硬件（主要是RAM）的限制。为了使CPU更快，您必须通过更快地运行它或增加数据总线宽度来增加内存带宽。

2. 添加更复杂的指令 -而不是更快地运行，我们可以添加更丰富的指令集-可以将诸如加密等常见任务增强到芯片中。与其花费很多时钟周期来进行软件计算，不如说我们具有硬件加速功能。

   这已经在复杂指令集（CISC）处理器上完成。看到类似SSE2，SSE3的东西。即使以相同的时钟频率运行，如今的单个CPU内核甚至比10年前的CPU内核还要强大得多。

   问题是，当您添加更复杂的指令时，您会添加更多的复杂性并使芯片变大。结果直接导致CPU变慢 -随着传播延迟的增加，可达到的时钟频率下降。

   这些复杂的说明也无法帮助您完成简单的任务。您无法强化所有可能的用例，因此，不可避免地您正在运行的软件的大部分不会受益于新的说明，并且实际上会因时钟频率降低而受到损害。

   您还可以使数据总线宽度更大以一次处理更多数据，但是这又使CPU更大，并且您在通过较大数据总线获得的吞吐量与时钟速率下降之间进行权衡。如果您只有少量数据（例如32位整数），那么拥有256位CPU并不能真正帮助您。

3. 使CPU更加并行 -与其尝试更快地完成一件事情，不如同时做多个事情。如果您要执行的任务是一次同时执行多个操作，那么您希望一个CPU可以对一条指令执行多个计算（单指令多数据（SIMD）），或者要有多个CPU来执行一个指令计算。

   这是多核CPU的关键驱动程序之一。如果您有多个程序在运行，或者可以将一个程序拆分为多个任务，那么拥有多个CPU内核可以让您一次执行更多操作。

   因为各个CPU核是有效独立块（禁止高速缓存和存储器接口），每个单独的核心是更小的比等效单个单片核心。因为内核更紧凑，所以传播延迟减少了，您可以更快地运行每个内核。

   至于单个程序是否可以从拥有多个内核中受益，这完全取决于该程序的工作方式以及编写方式。

除其他答案外，还有另一个因素：芯片产量。现代处理器中有数十亿个晶体管，为了使整个芯片正常工作，这些晶体管中的每一个都必须完美工作。

通过制造多核处理器，您可以干净地划分晶体管组。如果其中一个内核存在缺陷，则可以禁用该内核，并根据正常工作的内核数量以降低的价格出售该芯片。同样，您也可以像在SMP系统中一样，从经过验证的组件中组装系统。

实际上，对于您购买的每个CPU，它都开始成为该处理器系列的高端高级型号。最终的结果取决于该芯片的哪些部分工作不正确并被禁用。英特尔没有制造任何i3处理器：它们都是有缺陷的i7，由于测试失败，所有将产品线分开的功能都被禁用了。但是，仍在工作的部分仍然有用，可以便宜得多地出售。更糟糕的是成为钥匙链饰品。

缺陷并不少见。完美地制造数十亿个晶体管并非易事。如果您没有机会有选择地使用给定芯片的某些部分，那么结果的价格将会迅速上升。

仅使用一个über处理器，制造就成为了全部或全部，这将浪费更多的工艺。对于某些设备（例如用于科学或军事目的的图像传感器），您需要一个巨大的传感器并且必须全部工作，这些设备的成本是如此之高，只有州级预算才能负担得起。

数据依赖

通过使芯片“更宽”，每个时钟添加更多指令非常容易-这就是“ SIMD”方法。问题在于这对大多数用例没有帮助。

工作量大致有两种，独立的和依赖的。独立工作负载的示例可能是“给定两个序列，分别为数字A1，A2，A3 ...和B1，B2 ......，计算（A1 + B1）和（A2 + B2）等”。在计算机图形，音频处理，机器学习等中可以看到这种工作量。其中很多已分配给专门用于处理GPU的GPU。

依赖的工作负载可能是“给A，在其中添加5并在表中查找。结果在表16中添加。在另一个表中查找。”

独立工作负载的优势在于可以将其分为许多不同的部分，因此更多的晶体管可以帮助实现这一目标。对于依赖的工作负载，这根本没有帮助-更多的晶体管只会使其变慢。如果必须从内存中获取价值，那将是速度的灾难。信号必须在整个主板上发出，以亚光速行驶，DRAM必须连续充电并等待结果，然后再将其发送回去。这需要数十纳秒。然后，经过简单的计算，您必须发送下一个。

能源管理

备用核心大部分时间都是关闭的。实际上，在相当多的处理器上，您无法始终运行所有内核而不会着火，因此系统会为您关闭或降低时钟频率。

重写软件是前进的唯一途径

硬件无法自动将依赖的工作负载转换为独立的工作负载。软件也不能。但是准备重新设计其系统以利用很多内核的程序员可能会这样做。

时光倒流，处理器无法快速运行。因此，如果您想进行更多处理，则需要更多处理器。这可以是数学协处理器，也可以是更多的同一个处理器。最好的例子是80年代的Inmos Transputer，它是专为将多个处理器连接在一起的大规模并行处理而设计的。整个概念取决于以下假设：增加处理能力没有比添加处理器更好的方法。

麻烦的是，这种假设是（暂时的）错误的。您还可以通过使一个处理器执行更多计算来获得更多处理能力。英特尔和AMD找到了提高时钟速度的方法，正如您所说，将所有内容保存在一个处理器上更容易。结果是直到2000年代中期，快速的单核处理器才占领了市场。因摩斯（Inmos）在90年代初死于人世，他们的所有经历都与他们同在。

美好的时光必须结束。一旦时钟速度达到GHz，就没有进一步发展的空间了。然后我们又回到了多个核心。如果您真的无法获得更快的速度，那么答案就是更多的内核。正如您所说，有效地使用这些内核并不总是那么容易。如今，我们的情况要好得多，但要使它像Transputer一样容易，还有一段距离。

当然，还有其他改进选择-您可能会更有效率。对于相同数量的时钟滴答，SIMD和类似的指令集可完成更多处理。DDR可以更快地将数据移入和移出处理器。这一切都有帮助。但是，在处理方面，我们又回到了80年代，采用了多个内核。

好问题，或者至少有一个有趣的答案。该答案的一部分描述了一个世界，在这个世界中，CPU 可以有效地扩展宽度，而无需使用多个单独的内核。许可/价格模式将有所不同！

其余的解释了为什么他们不能。摘要：

• 多核的成本接近线性增长
• 扩大1个核的超标量流水线规模的成本大约 是四分之一，这是可行的，只要有足够的蛮力就可以了。单线程性能对于交互使用非常重要（端到端延迟很重要，而不仅仅是吞吐量），因此当前的大核高端CPU会为此付出代价。例如Skylake（4宽），Ryzen（5或6宽）和Apple的A12（大型核7宽，小型节能核3宽）
• IPC的收益严重减少，只是将管道扩展到超过3或4宽度，即使执行顺序混乱以找到ILP。分支未命中和缓存未命中很难，并且仍然使整个管道停滞不前。

• 您没有提到频率，只是IPC，但缩放频率也很困难。更高的频率需要更高的电压，因此功率与频率成正比：^1直接来自频率，也^2来自电压。（电容器存储的能量随V ^ 2缩放，除泄漏电流外的大多数动态功率来自将电荷泵入FET栅极+导线的电容性负载。）

  性能=频率乘以IPC。（在相同的体系结构中。较宽的SIMD可使您用较少的指令完成相同的工作，并且某些ISA比其他的ISA密集，例如，与x86或AArch64相比，MIPS经常需要更多的指令来完成相同的工作。）

成本以模具面积（制造成本）和/或功率（由于冷却困难而间接限制频率）表示。而且，降低每瓦的功率和性能本身就是一个目标，特别是对于移动（电池）和服务器（功率密度/冷却成本/电成本）而言。

在每个插槽都使用多核之前，您确实有针对高端用例的多插槽系统，在这些系统中，您想要的吞吐量要比可以制造的单个CPU所能达到的要高，因此，这是唯一的SMP系统。（服务器，高端工作站）。

如果单个内核可以按您希望的那样高效地扩展，我们将为每个插槽配备1个物理内核的系统以及SMT（例如HyperThreading）使它们充当多个逻辑内核。 典型的台式机/笔记本电脑只有1个物理核心，因此我们不会费力地将无法线性扩展的事物与更多核心并行化。例如make -j4，利用多路服务器，和/或隐藏台式机上的I / O延迟。（或者，如果可以轻松地扩展管道宽度，但IPC不能轻松地扩展管道宽度，那么我们仍然会尝试并行化很多东西，因此我们不得不使用更多的SMT线程。）您的OS内核仍然需要跨所有逻辑内核运行，除非采用CPU方式。目前SMT与OS的区别很大，因此仍然需要并行调度算法和锁定。

唐纳德·克努斯（Donald Knuth）在2008年的一次采访中说

对于当前的多核体系结构趋势，我也可能会对自己的不满情绪有些不满。在我看来，这似乎或多或少地像是硬件设计师的想法已经用尽，他们正试图通过让我们的机器仅在少数几个机器上运行得更快，就将摩尔定律的未来消亡归咎于软件作者。关键基准！

是的，如果我们可以拥有奇迹般的单核CPU，其吞吐量是真实程序的 8倍，那么我们可能仍会使用它们。仅当需要为更大的吞吐量付出更多的代价（而不是单线程性能）时才使用双插槽系统。

当多个程序正在运行时，多个CPU可以减少上下文切换的成本（通过让它们真正地并行运行而不是在它们之间快速切换来实现）；先发制人的多任务处理中断了CPU所需的大量乱序机器，其危害可能比现在更大。

从物理上讲，它将是单核（对于一个简单的缓存层次结构，在核之间没有互连），但是支持SMT（例如，英特尔的HyperThreading），因此软件可以将其用作8个逻辑核，以动态竞争吞吐量资源。或者，当只有1个线程正在运行/没有停止时，它将获得全部好处。

因此，您可以在实际上更容易/自然的情况下使用多个线程（例如，同时运行单独的进程），或者针对容易并行化的依赖链问题，这些问题会阻止最大限度地利用此线程的IPC。

但是，不幸的是，在Knuth方面，一厢情愿的想法是，多核CPU将永远不再成为现实。

单线程性能扩展

我认为，如果他们使1核等效于8核CPU，那么一个核的IPC将增加800％，因此您将获得所有程序的全部性能，而不仅仅是针对多个核进行了优化的程序。

是的，这是真的。 如果有可能完全构建这样的CPU，那将是非常惊人的。但是我认为，在相同的半导体制造工艺（即相同的晶体管质量/效率）下，这实际上是不可能的。即使您节省了将内核粘合在一起的逻辑，并且不需要为每个内核的专用缓存占用那么多的空间，但与8核CPU拥有相同的功率预算和裸片面积肯定是不可能的。

即使您允许增加频率（因为真正的标准是每秒工作，而不是每个时钟工作），所以使CPU速度提高两倍甚至是一个巨大的挑战。

如果有可能在接近相同功率和裸片面积预算（因此制造成本）的任何地方构建这样的CPU，那么CPU供应商将已经以这种方式构建它们。

请参阅《现代微处理器90分钟指南》！

具体来说是更多核心还是更广泛核心？部分，以了解了解此答案的必要背景；首先从有序流水线CPU的工作方式开始，然后是超标量（每个时钟多条指令）。然后说明了我们是如何在P4时代左右达到壁垒的，从而导致了简单的频率缩放的结束，只剩下了IPC，并且即使使用更小的晶体管，每个指令（例如SIMD）也将做更多的工作。

使流水线变宽（每个时钟最大指令数）通常会按宽度平方来缩放成本。该成本以裸片面积和/或功耗为单位进行度量，以进行更广泛的并行依赖检查（危险检测），以及更广泛的无序调度程序来查找准备运行的指令。如果您要运行的指令以外的话，寄存器文件和缓存上还有更多的读写端口nop。特别是如果您有FMA或带进位的3输入指令（2个寄存器+标志）。

IPC回报的减少也使得CPU的宽度增加 ; 大多数工作负载具有供CPU使用的小规模/短程ILP（指令级并行）功能，因此，如果IPC已被限制为小于IPC的宽度，则扩大内核不会增加IPC（每个时钟的指令）。核心依存关系链，分支未命中，缓存未命中或其他停顿。当然，在某些具有独立迭代的展开循环中，可以加快速度，但这并不是大多数代码花费大量时间进行的工作。比较/分支指令占“典型”代码IIRC中指令混合的20％。（我认为我阅读了各种数据集的数字从15％到25％。）

同样，缓存失误使所有相关指令停顿（一旦达到ROB容量，则停顿所有一切），对于更宽的CPU而言，成本更高。（使更多执行单元闲置的机会成本；还有更多未完成的潜在工作。）或者分支未命中同样会引起泡沫。

为了获得8倍的IPC，我们至少需要将分支预测准确性和缓存命中率提高8倍。但是，对于大多数工作负载，缓存命中率不能随着缓存容量超过特定点而很好地扩展。硬件预取很聪明，但不能那么聪明。在IPC为8倍的情况下，分支预测器需要每个周期产生8倍的预测，并使它们更准确。

构建乱序执行CPU的当前技术只能在短范围内找到ILP。例如，Skylake的ROB大小为224个融合域uops，未执行的uops的调度程序为97个非融合域。如果调度程序大小是从两个长指令链中提取ILP的限制因素（如果它们太长）的情况下，则增加长度，请参阅了解带效应对具有两个长依赖性链的循环的影响。和/或查看此更一般和入门的答案）。

因此，使用硬件无法在两个独立的长循环之间找到ILP。在某些情况下，可以进行用于循环融合的动态二进制重新编译，但是除非CPU遵循Transmeta Crusoe路线，否则它们很难而且不是CPU真正可以做的。（在另一个内部ISA之上的x86仿真层；在这种情况下为VLIW）。但是，对于大多数代码而言，具有uop缓存和强大的解码器的标准现代x86设计并不容易。

在x86之外，仍在使用的所有ISA都相对容易解码，因此，除了长距离优化之外，没有动力进行动态重新编译。 TL：DR：希望能够将更多ILP暴露给硬件的魔术编译器不适用于Itanium IA-64，并且不太可能适用于具有串行执行模型的任何现有ISA的超宽CPU。

如果您确实有一个超宽CPU，那么您肯定希望它支持SMT，这样您就可以通过运行多个低ILP线程来使其承担工作量。

由于Skylake当前的宽度为4 oups（并且实现了每个时钟2到3 uops的实际IPC，或者在高吞吐量代码中甚至达到了接近4的IPC），因此，假设的8倍宽CPU将是32宽！

能够将其划分为8个或16个动态共享这些执行资源的逻辑CPU，将是一件很了不起的事：非停滞的线程将获得所有前端带宽和后端吞吐量。

但是有8个独立的内核，当线程停止运行时，没有其他东西可以保持执行单元的运行状态。其他线程无益。

执行通常是突发性的：它等待缓存未命中加载而停顿，然后一旦到达，许多并行指令可以使用该结果。使用超宽CPU，该突发速度可以更快，并且实际上可以帮助进行SMT。

但是我们不能拥有神奇的超宽CPU

因此，要获得吞吐量，我们必须以线程级并行性的形式向硬件公开并行性。通常，除了简单的情况（例如很大的循环）外，编译器都不擅长于何时/如何使用线程。（OpenMP或gcc的-ftree-parallelize-loops）。返工代码仍然需要人的聪明才能有效地并行完成有用的工作，因为线程间的通信非常昂贵，线程启动也很昂贵。

TLP是粗粒度的并行机制，与硬件可以利用的单个执行线程中的细粒度ILP不同。

面向交互式工作负载的CPU（例如Intel / AMD x86和Apple / ARM AArch64高端内核）无疑确实推动了IPC扩展的收益递减，因为当延迟很重要时，单线程性能仍然非常有价值，而不仅仅是吞吐量的提高。大规模并行问题。

能够以15fps的速度并行运行8个游戏副本的价值远远低于能够以45fps的速度运行一个副本的价值。CPU供应商知道这一点，这就是为什么现代CPU确实会使用乱序执行的原因，即使它会消耗大量的电源和芯片面积。（但GPU并非如此，因为它们的工作量已经非常并行了）。

英特尔的多核至强融核硬件（骑士的着陆点/骑士的磨坊）是一个有趣的中途点：非常有限的乱序执行和SMT保持2个宽核都被AVX512 SIMD指令填充以处理数字。内核基于英特尔的低功耗Silvermont架构。（高管混乱，但重新排序的窗口较小，比核心Sandybridge系列要小得多。而且管道更窄。）

顺便说一句，所有这些都与SIMD正交。如果有可能，按照说明完成更多的工作总是有帮助的。

定价模式

软件定价模型基于当前的硬件格局。

随着多核CPU的出现，每核许可模式变得更加广泛（甚至与单插槽台式机相关）。在此之前，它仅与服务器和大型工作站有关。

如果软件不需要多个内核来以最高速度运行，那么实际上就没有办法将其便宜地卖给没有从中获得太多收益的人，因为他们在较弱的CPU上运行软件。除非软件/硬件生态系统在“ SMT通道”上发展了控件，否则您可以为在该逻辑内核上运行的代码配置最大执行宽度。（再次设想一个世界，CPU在管道宽度而不是多个单独的核中扩展。）

让我作个比喻：

如果您有猴子在打字机上打字，而您又想完成更多打字工作，则可以给猴子喝咖啡，打字课，甚至可能威胁要使其更快地工作，但是猴子会以最大容量输入。

因此，如果您想完成更多的键入操作，则必须获得更多的猴子。

为了进一步扩展类推，您需要为每只猴子使用一个单独的打字机（代表每个核心将需要的数据总线），您需要一种将香蕉拿到每只猴子上的方式，并需要一些东西来捡拾它们的残渣（类似于功率分配和热量）耗散），并且您需要一种方法来确保猴子不会在第十二个晚上都尝试键入相同的段落（类似于在处理器之间正确分配工作量）。但是，所有这些工作要比从一只猴子身上打字更多的努力要少得多。

您指出，很多软件使用的内核不超过（x）个。但这完全是该软件设计者的限制。具有多核的家用PC仍然是新事物，使用传统的API和语言设计多线程软件也更加困难。

您的PC也不只是在运行那1个程序。它正在做很多其他事情，可以将它们放到不太活跃的内核上，这样您的主软件就不会受到它们的干扰。

当前不可能仅增加单个内核的速度来匹配8个内核的吞吐量。新的架构可能会带来更高的速度。

随着越来越多的内核可用并且以这种假设设计API，程序员将开始普遍使用更多的内核。正在努力使多线程设计更易于制造。如果您几年后问这个问题，您可能会说：“我的游戏通常只使用32核，那么为什么我的CPU有256个？”。

从历史的角度来看，最令人信服的原因是功耗。

在奔腾IV之后，英特尔尝试开发代号为Tejas的下一代处理器，该处理器应该在4 GHz至12 GHz范围内运行。问题在于，以这种速度运行会产生过多的热量，以致于无法生存。

在取消Tejas之后，英特尔又花了10到15年的时间才最终使它们的内核以4 GHz的频率运行并具有可接受的热量水平。

参见Tejas和Jayhawk。

英特尔与Tejas并行进行了另一个项目，其中涉及使用多个内核。该项目的热量水平可以接受，所以这就是他们的做法。它使他们现在可以提高性能，而不必再等待10年才能进行10 nm的制造过程。

假设内核没有资源匮乏，那么要从单个内核而不是N个内核每秒获得相同数量的指令，您将需要使单个内核的指令速率快N倍。CPU内核的动态功耗与工作频率成线性比例。它也与工作电压的平方成正比。以较低的频率运行允许使用较低的工作电压。在较低的频率下使用较低的电压意味着实际上产生的热量随工作频率的立方下降。

一个极端的例子是人脑，仅使用20 W的功率就可以每秒执行2 ^ 18次操作。它通过使用数十亿只并行运行的数十亿个神经元来实现这一目标。

还请记住，通常在PC上一次运行数百或数千个线程。操作系统处理内核上每个线程的分配时间。因此，即使单个程序没有利用所有内核，它仍然会受益，因为如果其他程序在另一个内核上运行，则它们会占用更少的CPU时间。

如果有的话，高性能市场正在转向以FPGA形式的更多并行处理。英特尔最近收购了Altera（第二大FPGA制造商），现在正在出售带有FPGA硬件加速器的主板。软件可以在运行时使用API​​调用将图像加载到FPGA。然后，CPU将数据馈入FPGA，并让它完成大部分工作。应用程序的类型通常是视频编码，AI，渲染，数据库搜索等。

只是为了弄清楚这一切的去向...

神经网络和AI是当前的热门话题。原因之一是可以有效地并行使用大量的简单内核，从而提取接近最大的计算性能。该需求本质上是大规模并行的，并且相当容易地映射到处理器阵列，而内核之间不需要太多通信。这就是为什么GPU是第一个用于AI加速的goto技术的原因。目前，我们看到针对NN上市的芯片甚至比视频GPU进行了优化。下一步，也可能是最后一步，就是使用忆阻器之类的模拟技术来制造NN。

顺便说一句，在诸如游戏PC之类的产品中，图形卡中的原始性能要远远高于多核Intel或AMD CPU

从根本上讲，CMOS损耗与频率成指数比例（^ 1.5），而并行CPU性能则比与CPU数量成线性比例略小。

因此，当比较固定功耗下CPU的速度与数量时，对于不同时钟速率的多CPU应用，计算能力与功耗之比得以提高。

比这要复杂得多，但是这些是为什么并行CPU在动态应用程序中每瓦更好的基础。针对一种情况进行优化时，总会有例外。

不是更大的CPU尺寸可以使它在Intel / AMD典型的PC应用中更快，而是光刻分辨率的减小和门极电容减小的原因，从而降低了功耗以及亚阈值水平和内核电压的降低。

改进不是线性的，并不意味着8核要比2核好4倍，但是如果满足的目标是在功耗，速度和电压的调节下具有更大的处理动态范围，以提高性能和效率以及按需提供的峰值功率温度过度升高。

有关更科学的答案，请阅读https://www.sciencedirect.com/topics/computer-science/dynamic-power-consumption

多核通常不是多标量的。而且多标量内核不是多核。

找到运行在几兆赫兹的多标量体系结构将是一个完美的选择，但是总的来说，它的桥接器不支持消费者，但价格昂贵，因此趋势是在较低频率下进行多核编程，而不是在高时钟速度下进行短指令编程。

多个指令核更便宜且更易于命令，这就是为什么在几千兆赫兹具有多标量架构的一个好主意。