通过数个板路由30MHz时钟

我正在使用TLC5945 LED驱动器。微控制器（我正在使用LPC1343）必须为其内部PWM定时器/计数器提供时钟。允许的最大时钟速度指定为30MHz。

我将使用菊花链连接TLC5945的几块板。板将通过板对板连接器或短带状电缆连接，一块板的宽度为10cm。我最多将其中4个串联。

可能我不会使用完整的30MHz，但是尽管如此，我还是想做对-如何路由/调节时钟信号，使其保持完整？

如果在每个板的输出上添加一个像74HC245这样的缓冲区，那么在每个缓冲区之后都会有10ns的延迟，我不希望这样。我应该使用专用的“零延迟”时钟缓冲器吗？我应该采用哪种终止方案？

30 MHz足以使您确实需要将信号视为传输线问题。您需要注意整个设计中的电路板布局，尤其是在连接器处。您需要将额外的接地引脚与30 MHz信号一起使用，或者可能使用特殊的连接器。

您将需要有关电路板布局，层数的信息，并且可能需要与您打算使用的电路板制造商进行协调，以便他们可以为您确定特定的特性阻抗，或者仅获取诸如介电常数之类的参数。

听起来确实您已经意识到许多问题，但是我认为最好解决这些问题，因为如果您不小心，您可能会获得功能正常但发射大量RF且永远无法通过设计的设计。 EMI测试。

信号路由指南：

• 计算阻抗和走线宽度。
• 首先安排您的时钟。
• 如果可能，切勿将信号通过通孔布线。如果有必要，请将旁路电容器放在通孔附近。
• 如果可能/适用，请通过内部层路由信号（以便外部接地层和电源层可以用作法拉第笼）。在这种情况下，除了需要访问芯片的过孔以外，信号应在一层上布线。
• 如果没有接地平面（或者严格来说是参考平面），则信号永远不会流到任何地方。
• 信号永远不会越过电源层之间的边界。
• 通过连接器时，将其接地。
• 在菊花链中，如果可能，不使用存根直接路由到时钟输入。
• 在垂直方向交叉其他信号。
• 如果必须伴随其他信号，请给它们间隙。迹线宽度的四倍。
• 使用与微带/带状线的特征阻抗相等的电阻接地并联，或者如果信号只有一个目的地，则使用源端接。有关讨论，请参见此相关问题。

当然，在现实世界中的设计中，您可能必须打破其中一些准则。

这些规则中的大多数遵循以下观察条件：在高频下，返回电流将尝试在信号附近传播，因此您必须为返回电流提供路径。如果返回电流在物理上分开，则说明您正在创建寄生天线。为返回电流提供路径的接地（或电源！）平面称为基准。不要离开参考平面。如果必须通过通孔，则参考平面会更改。旁路电容器设置在新旧参考平面之间。

您的连接器会带来问题，因为它们的阻抗可能与PCB的阻抗不同，因此会引起反射并降低信号质量。一种选择是使用与板阻抗匹配的阻抗控制连接器。

在固件方面，您可能需要试验驱动强度以控制边沿速率。最大的驱动强度通常是错误的答案。您的IC供应商应该能够提供IBIS模型，您可以使用该模型来仿真电路以估计信号完整性。严格来说，不是时钟频率引起信号完整性或EMC问题，而是边缘速率（高低电平之间的过渡时间），因为快速边缘在频域中表现为宽带瞬变。降低驱动强度和/或压摆率将降低边沿速率，并减少谐波发射，同时（可能）增加时钟抖动。查看数据手册，以了解时钟接收器可接受的边沿速率。

我的感觉是，如果您做作业，则可能不需要任何信号中继器。以SCSI为例，它是一个巨大的高速并行总线，分布在大约100 MHz的电缆上。如果可能，请考虑投资诸如HyperLynx之类的程序来模拟您的布局。

Altera 针对高速布线问题提供了出色的指南。

做jbarlow和David建议的所有事情并不会伤害您，但是让我尝试让事情变得更轻松（或者可能更难，因为我要说的是您可能会摆脱很多的东西，但我不会答应）。

一条经典的经验法则是，如果一个电路的尺寸都不超过感兴趣的最高频率信号波长的1/10，则可以将其视为集总电路。如果是集总电路，则可以将走线视为离散元素之间的连接。如果它不是集总电路，则需要担心分布电路的影响，并将走线视为传输线。

您说的是30 MHz的时钟频率，对应于10 m的波长。如果通过FR4传播，该波长将减少到4.7 m。且电路长度为40厘米。因此，对于时钟信号的基本原理，您正处于旧的经验法则的边缘。

问题：您不仅不必担心时钟频率，还需要传输该频率的多少次谐波才能给出所需的上升和下降时间。如果您故意放慢传输的边缘，则可能只用一次和三次谐波就可以解决（戴维在提到不一定使用最大驱动强度时就暗指了这一点）。

这使您感兴趣的最大频率为90 MHz，相应的波长（在FR4中）约为1.6 m。因此，关键距离是16厘米。这意味着总体上您要提供紧密耦合的返回路径，将轨迹定义为传输线并以适当的阻抗终止，等等。

但您可能不必为受控阻抗支付额外费用。如果设计的走线超出了供应商提供的最小宽度（例如8或10密耳），则正常公差很可能会为您提供足够的性能。

而且，如果一路上您必须穿过通孔，或者在地平面上的一小段间隙中穿行，或者您不能在负载部分旁边放置旁路电容器，请不要太用力。如果您想在连接器与连接器之间直接走线，并用几厘米的短截线将其伸到每块板上的负载芯片上，就可以了。如果路径的不受控制部分（或接地平面上的插槽）的长度小于几厘米，那么这不会破坏您的一天。即使它是10厘米，您也很可能会摆脱它，但是请不要碰运气。

例如，这意味着当您在电路板之间进行连接时，不需要昂贵的阻抗控制连接器。即使是几厘米的带状电缆也可以。带状电缆中的接地线接地或接地线接地是一个好主意，但不要担心阻抗匹配的双绞线电缆或同轴电缆。

另外，如果您确实决定在每块板上使用缓冲区，那将使您几乎可以将每块板上的电路（长度为10 cm）视为集总电路。正如David所描述的，您将需要管理缓冲区的偏移，并且必须限制每个缓冲区的上升和下降时间，但是在不降低功能的情况下，您可以在每块板上获得很大的灵活性。就是说，您做得越多，使返回路径保持在信号走线附近，就越不可能对EMC测试产生令人讨厌的惊喜。

我认为@jbarlow的答案相当正确。我想添加一些内容，但是我不会重复他所说的话。

我唯一不同意@jbarlow的事情是使用中继器，或缓冲所有信号。他说的是正确的，“如果你做功课……”。但这就是问题，要做功课。您可以做到，但是您将需要相对昂贵的电缆和连接器-然后，这只会“非常困难”。

看来增加10 ns的延迟来缓冲每个PCB上的时钟并不是真正的问题。我很难肯定地说，因为您遗漏了许多有关其他信号（例如BLANK和XLAT）的细节。但是即使有问题，也可以始终缓冲所有信号。74xx245中的所有门往往会具有相同的延迟（或至少相似），因此LED驱动器的总体时序将保持良好。

（注意：检查数据表。一个好的芯片会列出两个不同的传播延迟号。一个用于单个门，另一个用于显示同一芯片内门之间的延迟差异或时滞。请不要相信我。你仍然需要进行适当的时序分析。）

获得PCB之间信号的端接和阻抗对于完成此设计至关重要。控制多芯电缆中的阻抗始终很困难，而通过多个PCB和电缆运行单个信号只会带来麻烦。沿信号长度的许多点处的阻抗都将发生变化，这将导致信号完整性问题。在PCB之间缓冲所有信号将有助于对此进行管理。至少每个信号的走线长度和阻抗变化将保持最小。

不需要使用零延迟缓冲区，这实际上会使情况变得更糟（也更昂贵）。零延迟缓冲器实际上是锁相环（PLL），需要精心设计才能完美工作。在大多数情况下，这没什么大不了的，但是如果您的时钟不完美，肯定会成为问题。对于此应用程序，最好避免这些情况。此外，零延迟缓冲器除了连续运行的时钟外，不适合缓冲其他任何东西，因此它无助于缓冲其他任何信号。