计算给定MOSFET栅极的下拉电阻

我搜索并阅读了许多类似的问题，但是没有找到关于如何为MOSFET的浮栅的下拉电阻计算正确值的具体答案。似乎每个人都以1K，10K或100K“应该工作”来回避问题。

如果我有一个N通道IRF510，并且打算从9V运行栅极，以500mA 切换24V 的$V_{DS}$，那么我应该为栅极的下拉电阻使用哪个值，以及如何计算该值？

这是一种确定功率MOSFET 可接受栅极终端电阻边界的定量方法$R_g$。

这将是一种懒惰懒惰（$L^3$）方法。所以：

• 非常简单的FET模型，仅包括，C gs和R g。 $C_{\text{gd}}$$C_{\text{gs}}$$R_g$
• FET电容器仅视为线性电容器。
• FET栅极已通过下拉至源极。$R_g$
• 强制电压不比线性斜坡复杂。 $V_{\text{ds}}$

（）方法的目的是通过使用尽可能简单但仍有意义的模型来以最小的努力获得最大的洞察力/有用性。 $L^3$

模型是一个带有电阻下拉电阻的简单电容分压器。 在频域中求解，然后对时域进行逆拉普拉斯逆变换。 $V_{\text{gs}}$

使用此模型分析了三种运行条件：

1. $R_g$$\infty$
2. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$
3. $R_g$

$R_g$$\infty$

$R_g$$\infty$

$V_{\text{gs}}$$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

$V_{\text{gs}}$$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{gs}}$

$V_{\text{ds-max}}$
$C_{\text{gd}}$$C_{\text{rss}}$
$C_{\text{gs}}$$C_{\text{ciss}}$$C_{\text{gd}}$
$V_{\text{gth-min}}$

$V_{\text{gs}}$

$R_g$

$R_g$

$V_{\text{gs}}$$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$$V_{\text{ds}}$$R_g$$V_{\text{gs}}$

$V_{\text{ds}}$$R_g$

为什么还要浪费时间看这个？如果仅此而已，我们都可以翻身，回到睡眠状态，然后开心。但是，还有更多的东西，所以接下来让我们看一下。

$R_g$

$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{gs}}$$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

$R_g$$V_{\text{gs}}$$R_g$

$R_g$$V_{\text{ds}}$$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{ds}}$

求出的最小值$R_g$

$R_g$

$C_{\text{gs}}$$C_{\text{gd}}$$V_{\text{ds}}$

对于串联LC谐振电路：

$\frac {Z_o} {R}$$Z_o$$\sqrt {\frac {L} {C}}$

$C_{\text{gs}}$$Z_o$$R_g$$Z_o$$R_g$$Z_o$

注意事项

• $R_g$
• $R_g$$R_g$ - [R 克ř 克- $R_{g-\max }$$R_g$$R_{g-\min }$
• 所有FET都显示dV / dt效应，特别是较老的技术部件。

认为这是有关MOSFET栅极电路电阻所需的最低知识。

1kΩ，10kΩ或100kΩ应该可以工作。

考虑一下下拉菜单的目的是什么，什么时候有意义。在正常操作期间，门通常会双向主动驱动。下拉电阻则无济于事，最好的电阻也不会受到干扰。

通常，下拉电路的目的是在启动期间使有源栅极驱动电路为高阻抗时保持FET处于关闭状态。例如，如果栅极直接由微控制器引脚驱动，则会发生这种情况。单片机的时钟开始运行之前可能需要10毫秒，然后它才能执行将引脚置于已知输出状态的指令。例如，如果FET一次仅导通几微秒以防止某些电感饱和，那可能是不好的。在这种情况下，FET唤醒后不仅会导致过大的电流，而且过大的电流实际上可能会阻止电源完全上升，从而将电路无限期地锁在撬棒模式下。

那么确定下拉值的标准是什么？一方面，电阻必须足够低，以使栅极及时放电，并且尽管启动瞬态产生了电容性耦合，也可以将其保持在低态。FET的栅极具有非常高的电阻，并且大部分看起来是电容性的。即使是大电阻器也可能最终使栅极电容放电。限制因素是关闭设备然后重新打开设备的速度。通常，这不是问题。尽管有瞬态启动，但很难将栅极保持在低电平，因为几乎不可能知道这些瞬态可能来自何处以及它们耦合到栅极节点的强度。这就是为什么您看到如此范围的原因。没人真正知道需要什么，所以他们进行了试验和贬值，或者更有可能，选择一个不错的数字。不同的人对美好事物的想法各不相同。

另一方面，您不希望下拉电阻汲取大量电流，否则会迅速或根本不会将栅极驱动为高电平。如果您使用的FET驱动器在开关过程中可提供1 A的电流，则从1kΩ下拉电阻产生的额外10 mA几乎是无关紧要的。另一方面，如果栅极是从微型引脚直接驱动的，那么额外的5 mA的1kΩ下拉电流会带来极大的不便。在这种情况下，10kΩ更好。很少有必要将其设置为高于该值，但是在某些FET长时间导通的低功率电路中，您可能需要100kΩ。

就像我说的那样，应该工作1kΩ，10kΩ或100kΩ。