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由于多种原因，这对于处理器来说非常普遍。首先，时钟往往是系统中频率最高的信号，因此使用低频振荡器将减少辐射的RF干扰。其次，在芯片上生成实际的核心时钟频率意味着时钟速度是可配置的。降低CMOS中的时钟速度可以节省功耗，因此通过赋予CPU控制自己的时钟速率的能力，该软件可以根据需要扩展CPU速度以降低功耗。这也可以在台式机或笔记本电脑上完成-内核以2至3 GHz的频率运行，但是主板上除了串行总线（SATA，PCIe和USB 3）以外，其他任何设备都无法以如此快的速度运行。
该时钟生成是通过称为PLL（锁相环）的设备完成的。大多数PLL包含一个压控振荡器（VCO），一到三个分频器，一个相位比较器和一个滤波器。基本思想是将VCO的输出锁定在参考时钟频率的整数倍上。PLL的主要部分为VCO生成驱动电压。这可以通过对VCO的输出进行分频并与参考时钟进行相位比较来实现。如果相位超前或滞后，则会产生正或负误差电压。然后将该电压集成到环路滤波器中，然后传递到VCO的输入。如果相位超前，则VCO控制电压将降低，VCO频率将降低。如果阶段滞后 VCO控制电压将升高，VCO频率将升高。最终，分频的VCO输出和参考时钟将在相位和频率上匹配，并且PLL将被锁定。
此方法只能生成时钟频率的整数倍。如果参考振荡器为12 MHz，则PLL中的2分频将导致2的倍频，以获得24 MHz的输出频率。除以3将产生36 MHz。除以4将产生48 MHz等
在输入或输出处添加另一个分频器可产生分数时钟速率。PLL中的2分频和3乘法将产生18 MHz。除以2并乘以5将产生30 MHz。除以2并乘以45将产生270 MHz。
另一个考虑因素是VCO的频率范围通常受到限制。这样可以防止产生需要大分频器的频率，因为这样VCO频率会太低或太高。添加另一个分频器，以便可以对参考输入和PLL输出进行分频，从而在某种程度上缓解了该问题，因此PLL可以生成更宽的频率范围。只要分频不是质数，就可以在输入和输出分频器之间进行分频，从而使VCO在其工作频率范围内工作。