阻止和非阻止分配Verilog之间的区别

遇到以下情况时，我正在阅读此页面http://www.asic-world.com/verilog/verilog_one_day3.html：

通常，我们必须重置触发器，因此，每当时钟从0过渡到1（摆位）时，我们都会检查是否声明了重置（同步重置），然后继续执行正常逻辑。如果仔细观察，我们会发现在组合逻辑的情况下，分配时使用“ =”，对于顺序块，则使用“ <=”运算符。好吧，“ =”是阻止分配，而“ <=”是非阻止分配。“ =”在开始/结尾内顺序执行代码，而非阻塞“ <=”并行执行。

我相当确定非阻塞分配是顺序的，而阻塞分配是并行的。毕竟，您可以使用always块之外的assign语句进行块分配，并且所有块并行运行。这是一个错误，还是Always块内部的行为不同？而且，如果在始终阻止块内的行为不同，是否可以在始终阻止块外进行非阻止分配？

相当确定非阻塞分配是顺序的，而阻塞分配是并行的。

阻塞分配“连续” 执行，因为阻塞分配会阻塞下一条语句的执行，直到完成为止。因此，下一条语句的结果可能取决于第一个语句的完成情况。

非阻塞分配并行执行，因为它描述了所有分配都同时发生。第二行的语句结果将不依赖于第一行的语句结果。而是执行第二行，就像第一行尚未发生一样。

Assign语句既不是“阻塞”也不是“非阻塞”，它们是“连续”的。一个assign语句的输出始终等于其输入的指定函数。“阻塞”和“非阻塞”分配仅存在于始终块中。

阻塞分配在处理后立即生效。无阻塞分配发生在处理当前“时间增量”的末尾。

always块可用于对组合逻辑或顺序逻辑进行建模（systemverilog具有always_comb和always_ff可以使之明确）。在对组合逻辑进行建模时，通常使用=更为有效，但实际上并不重要。

在对顺序逻辑进行建模时（例如，总是@（posedge clk）），通常使用非阻塞分配。这使您可以根据“时钟沿之前的状态”来确定“时钟沿之后的状态”。

在顺序始终块中将块分配用作“变量”有时会很有用。如果执行此操作，则需要牢记两个关键规则。

1. 请勿从分配了其的Always块之外访问在顺序Always块内使用阻止分配设置的reg。
2. 请勿将阻止分配和非阻止分配分配给同一注册表。

违反这些规则可能会导致综合失败和/或模拟与综合之间的行为差​​异。

阻塞分配一词使人们感到困惑，因为阻塞一词似乎暗示了时间顺序逻辑。但是在综合逻辑中，这并不意味着这样做，因为所有事物都是并行运行的。

也许一个不太混淆的术语是立即分配，它仍将组合逻辑的中间结果与输入到非透明存储元件（例如时钟寄存器）的输入区分开，后者可能会延迟分配。

从法制的角度来看，这一切都非常顺利。实际上，即使在序列中，您也可以=将其视为阻塞（时间顺序）操作always_comb。但是，在这种情况下，时间顺序和并行之间的区别绝对没有区别，因为将always_comb块定义为重复执行，直到指令序列收敛到稳定状态为止-这正是硬件电路将执行的操作（如果满足时序）要求）。

一旦您知道必要的习惯用法，Verilog（尤其是SystemVerilog）的可合成子集就非常简单易用。您只需要巧妙地使用与语言中所谓的行为元素相关的术语即可。