Questions tagged «intel-fpga»

我正在使用Verilog和Quartus II对Altera Cyclone IV进行编程。在我的设计中，我想同时使用时钟的两个边沿，以便可以用占空比为50％的奇数因子进行时钟分频。这是我的代码片段： always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end else begin fixed_clock <= fixed_clock_next; divider_dummy <= divider_dummy_next; end end 现在，当我编译它时，Quartus II抛出以下错误： Verilog HDL始终在adc_clocking.v（83）处构造错误：事件控制无法同时测试变量“ low_jitter_clock_i”的正沿和负沿 如何在设计中同时使用给定时钟的上升沿和下降沿？

10 fpga  verilog  intel-fpga 

我的HDL编译器（Quartus II）生成时序报告。在其中，节点具有“时钟偏斜”列。我发现的时钟偏斜的唯一定义是在TimeQuest文档中（请参阅第7-24页）： 要为时钟到时钟的传输手动指定时钟不确定性或时滞，请使用set_clock_uncertainty命令。 因此，如果偏斜是“不确定性”，为什么我的某些时钟偏斜为负（例如-0.048）？时钟偏斜到底是什么？

10 fpga  verilog  clock  intel-fpga