处理器如何执行比其频率更多的IPS？[重复]

这是我似乎无法解决的问题。几乎每个现代处理器每秒都能执行比其频率更多的指令。

我能理解为什么低级处理器可以执行比其频率更少的IPS。例如，ATmega328在16 MHZ时执行大约16 MIPS（或者至少是我所说的），而Z80在4 MHz时执行0.5 MIPS。但是Pentium 4 Extreme只能在3.2 GHz上执行超过9 GIPS的性能。每个时钟周期大约需要三个指令！

如何做到这一点，为什么不能在较小的处理器（例如AVR微控制器）中实现呢？

我从这里找到了除ATmega328以外的所有信息。

这是由于现代处理器功能的组合。

导致较高IPS的第一件事是，现代处理器具有多个可以独立运行的执行单元。在下图（从Wikipedia：Intel Core Microarchitecture借用）中，您可以在底部看到八个执行单元（以黄色显示）可以同时执行指令。并非所有这些单元都可以确保相同类型的指令，但是它们中至少有5个可以执行ALU操作，并且具有三个具有SSE功能的单元。

将其与长指令流水线相结合，可以有效地堆叠准备好让这些单元执行指令的指令（如果需要，可以乱序执行），这意味着现代处理器可以在任何给定的时间动态运行大量指令。

每条指令可能需要几个时钟周期来执行，但是如果您可以有效地并行执行它们，那么您可以以处理器复杂性和热量输出为代价，极大地提高IPS的能力。

要使这些大型管线充满指令，还需要一个大型缓存，可以预填充指令和数据。这有助于增加芯片的尺寸以及处理器产生的热量。

在较小的处理器上不执行此操作的原因是，它实质上增加了处理核心周围所需的控制逻辑量，以及所需的空间量和热量。如果您想要一个小巧，低功耗，高响应的处理器，那么您需要一个短的流水线，而不会在实际的功能核心中包含过多的“额外”内容。因此，通常它们将缓存减至最少，将其限制为处理指令所需的每种类型的单元之一，并降低每个部分的复杂性。

他们可以使小型处理器与大型处理器一样复杂，并获得类似的性能，但是随后的功耗和散热要求将成倍增加。

不难想象。切换数千个晶体管仅需一个周期。只要指令并行排列，一个周期就足以执行所有指令。

比起自己解释要好，这是一个很好的起点。

比Mokubai的答案更基本：

超标量CPU分析指令流中指令之间的数据（和其他）依赖性。彼此不依赖的指令可以并行运行。

典型的x86台式机CPU每个时钟周期获取16或32B条指令。Intel设计的是Core2，因此每个周期最多可以发布4条指令。（或5，如果有一个可以进行宏融合的比较分支）。

请参阅Mobukai的一个很好的答案，以获取链接和有关CPU在实际中如何与从运行的代码中提取尽可能多的指令级并行性有关的任务的详细信息。

另请参阅http://www.realworldtech.com/sandy-bridge/和其他CPU架构的类似文章，以深入了解其背后的内容。

先前的答案显示了如何获得处理器定义的“指令”执行的更多指令，并且人们想象这实际上是发问者的意图。

但是，它的另一个来源可能是，每个“指令”实际上是处理器视为输入的指令的一定数量的数据。如果他的来源计数只是计算处理器视为指令的计数，则以下内容不添加任何内容。但是，如果他的消息来源计算了人类称之为“指令”的所有内容，那么：再加上，并不是每条指令在物理上都和其他每条指令一样长（一个指令可能是12个字节，另一个可能是56个字节，等等）。因此，如果每个周期将它作为“一条指令”加载64字节的材料（或在达到64字节之前加载尽可能多的完整指令），并且在64字节中有6条指令，那么有6条指令（您和我可能会认为它们）将在该循环中完成。

由于许多非常基本的指令（我们的“明智的”定义）是早期以来剩余的8字节指令长度，并且根据定义，非常基本的指令可能不成比例地使用，因此这将对执行更多的“指令”大有帮助比频率似乎允许的多。