I.大多数时候,芯片的不同部分将使用不同的频率。如今,即使是最基本的0.5 $微控制器,其时钟方案也相当复杂(至少应该在数据手册中单独写一章)。因此,时钟频率将逐块选择。
二。在什么设计阶段选择频率:
a)我会声称大部分时间都是在早期。一个会得到要求(例如:必须解码高清视频)。基于这一点,在选择架构时要考虑到功耗/技术/成本(面积)的折衷。架构决策的输出之一是时钟频率。
b)但是有时候,早期的决定是次优/错误的。因此正在进行修改。然而,由于通常并行设计芯片的不同部分,因此这可能是昂贵的。更改一个时钟可能会触发其他模块的重新设计(由于接口和时钟源本身)。我要说的是,这是可以避免的。当然,某些模块更改时钟频率要比其他模块更容易,因此“您的速度可能会有所不同”。
c)在布局和布线的最后阶段(这是将芯片发送到工厂之前的最后阶段),有时可能会因时序/功耗预算(例如使设计工作在目标频率/功耗下)而遇到麻烦。降低时钟频率。绝对避免这样做,因为这意味着不符合某些营销规范。但是有时候在市场上更快地进行重新设计会更明智,在这个阶段,这确实是昂贵且费时的。
但是还有更多:
d)有些时候,时钟频率的决定是在制造后做出的(如果设计中预先确定了某些规定)。由于制造差异,某些芯片的性能优于其他芯片。超过一个人可以进行装仓-根据可以可靠工作的最大频率对芯片进行分类,并更快地出售它们。我想说这主要是PC处理器供应商使用的。
e)有时,如果所需的处理能力低于芯片允许的最大值,则最终设备中准备就绪的芯片时钟不足以节省功耗(在uC中很受欢迎)。
f)在某些现代设计中,时钟可以动态调整。然后,根据负载在现场更改时钟以节省功率。
三,因此,如何选择频率以及为什么有时设计工作以较低的时钟频率将具有更大的处理能力:
哦,男孩,变量太多,这本身就是工程学科。您已考虑到市场需求,技术,成本,EMI,功率,支持的标准,IO需求等...
但是基本上可以将其简化为后续操作-为了获得给定的性能,可以使用更快的时钟(一个接一个地串联执行)或以较低的时钟并行执行,以使用更多的晶体管为代价。由于某些因素-主要是流水线停顿/内存延迟,有时最好使用更多的晶体管而不是更快的时钟。