如何选择频率?


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我不是电子专家。我只是一个程序员。我问这个问题只是为了好玩。

我的问题:如何选择数字电路的设计频率?

是在进行实际设计之前“先”选择频率,还是在设计电路之后“最后选择”频率,还是在设计过程中“中间”选择几次频率?

如果事实证明大型电路的不同部分需要不同的最佳频率该怎么办?这不是重新设计电路某些部分的原因吗?

您能描述一下设计过程中选择频率的阶段吗?

事实是,许多“ Core”系列CPU的频率比Pentium-4确实更高的速度要小?

我还听说频率越低功耗越小。但是,难道不是核心CPU的频率更低,但是每秒改变其状态的逻辑门数量却没有更少吗?改变状态的门数量不是频率决定功耗的因素吗?


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取决于电路
endolith 2011年

Answers:


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I.大多数时候,芯片的不同部分将使用不同的频率。如今,即使是最基本的0.5 $微控制器,其时钟方案也相当复杂(至少应该在数据手册中单独写一章)。因此,时钟频率将逐块选择。

二。在什么设计阶段选择频率:

a)我会声称大部分时间都是在早期。一个会得到要求(例如:必须解码高清视频)。基于这一点,在选择架构时要考虑到功耗/技术/成本(面积)的折衷。架构决策的输出之一是时钟频率。

b)但是有时候,早期的决定是次优/错误的。因此正在进行修改。然而,由于通常并行设计芯片的不同部分,因此这可能是昂贵的。更改一个时钟可能会触发其他模块的重新设计(由于接口和时钟源本身)。我要说的是,这是可以避免的。当然,某些模块更改时钟频率要比其他模块更容易,因此“您的速度可能会有所不同”。

c)在布局和布线的最后阶段(这是将芯片发送到工厂之前的最后阶段),有时可能会因时序/功耗预算(例如使设计工作在目标频率/功耗下)而遇到麻烦。降低时钟频率。绝对避免这样做,因为这意味着不符合某些营销规范。但是有时候在市场上更快地进行重新设计会更明智,在这个阶段,这确实是昂贵且费时的。

但是还有更多:

d)有些时候,时钟频率的决定是在制造后做出的(如果设计中预先确定了某些规定)。由于制造差异,某些芯片的性能优于其他芯片。超过一个人可以进行装仓-根据可以可靠工作的最大频率对芯片进行分类,并更快地出售它们。我想说这主要是PC处理器供应商使用的。

e)有时,如果所需的处理能力低于芯片允许的最大值,则最终设备中准备就绪的芯片时钟不足以节省功耗(在uC中很受欢迎)。

f)在某些现代设计中,时钟可以动态调整。然后,根据负载在现场更改时钟以节省功率。

三,因此,如何选择频率以及为什么有时设计工作以较低的时钟频率将具有更大的处理能力:

哦,男孩,变量太多,这本身就是工程学科。您已考虑到市场需求,技术,成本,EMI,功率,支持的标准,IO需求等...

但是基本上可以将其简化为后续操作-为了获得给定的性能,可以使用更快的时钟(一个接一个地串联执行)或以较低的时钟并行执行,以使用更多的晶体管为代价。由于某些因素-主要是流水线停顿/内存延迟,有时最好使用更多的晶体管而不是更快的时钟。


作为对mazurnification的第三点的贡献,这是有关现代微处理器的“ 90分钟”指南,以及为什么速度不仅仅是Megahertz:lighterra.com/papers/modernmicroprocessors它以基本方式解释了流水线和超标量结构之类的事情。
Arturo Gurrola 2011年

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在嵌入式领域,由于微控制器外围设备的限制,通常会选择特定的频率。例如,可以使用一个1.8432 MHz的晶体(或该频率的倍数,例如18.432 MHz),因为该基频除以16会导致UART的波特率为115,200。32768 Hz通常用于低功率微控制器应用,因为为了保持时间,很容易将其划分为1 Hz。

这是各种晶体频率及其存在原因的列表。列出的“ UART时钟”通常是为微控制器选择的,原因如前所述。具体的选择取决于BRG(波特率发生器)的电路和所需的波特率。


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实际上,CMOS电路消耗的功率是静态功耗(由泄漏电流引起)和动态功耗(仅在晶体管改变逻辑状态时消耗)的总和。后者是开关频率的函数。

这是出色的TI应用笔记,其中对它进行了更详细的描述:http : //focus.ti.com/lit/an/scaa035b/scaa035b.pdf

话虽如此,选择较低的时钟频率通常是最好的主意。但是,有时使用较高的时钟频率更有意义,例如,中断处理程序可以更快地完成其任务,并在中断之间将CPU切换到省电模式。


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如上所述,人们在速度与功率之间进行权衡。

在高性能市场上,它更复杂-在英特尔的情况下,存在竞争问题-我能使硅生产多快?取决于-执行一条指令需要花费几个时钟-作为一个(非常简单的例子)我也许能够建立一个时钟为1GHz的4个时钟/指令流水线和一个时钟为1.25GHz的6个时钟/指令流水线,我仍然会退休每个时钟1条指令和6条时钟/指令管道将更快

在现实世界中,尽管会发生管道气泡之类的事情,但管道阶段越多,必须填充管道时,您浪费的时钟就越多-4时钟管道的填充速度要比6时钟管道的填充速度快,并且平均而言(一大堆)根据基准测试),与4通道级设计的1.5时钟相比,6时钟通道可能需要2个时钟来退出每条指令-4级设计将执行6级(1gHz / 1.5> 1.25GHz / 2)。

当然,对于营销人员来说,很难卖出这样的东西-人们已经习惯了“更多GHz意味着更快”


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另一个考虑因素是EMC / EMI-电磁兼容性/电磁干扰。

例如,高速数字信号会产生意想不到的RF(射频-从长波到微波)辐射,这可能成为许可RF使用的干扰源。这包括广播AM(MW)无线电,电视广播,蜂窝电话,以及GPS接收器和其他电子电路。

实际上,在高速下,印刷电路板(PCB)上的长(铜)走线可以充当天线,用于发送和接收。例如,如果手机放置得离电路板太近而导致系统崩溃,那么电路布局不佳很容易受到足够的干扰。

卫星还必须考虑电离辐射(即伽马粒子),一种解决方案需要使用辐射硬化的IC,由于制造工艺的原因,该IC只能以有限的速度运行。

由于这种商业产品必须先通过EMC / EMI测试,然后才能出售给一般市场。

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