我想我对PCB布局的详细细节有些不了解。最近，我读了几本书，力求使我直面和狭窄。这是我最近的董事会的几个例子，我重点介绍了三个解耦上限。MCU采用LQFP100封装，电容为100nF（0402封装）。通孔连接到接地层和电源层。

根据最佳实践（据我所知）放置顶盖（C19）。其他两个不是。我还没有发现任何问题。但是话说回来，董事会再也没有离开过实验室。

我想我的问题是：这有什么大不了的？只要轨道很短，这有关系吗？

Vref引脚（ADC的参考电压）之间也有一个100nF的电容。Vref +来自板载TL431并联稳压器。Vref-接地。是否需要特殊处理，例如屏蔽或局部接地？

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感谢您的宝贵建议！我的方法一直是依靠不间断的地面。接地层将具有最低的阻抗，但是这种方法对于高频信号可能过于简单。我已经快速添加了MCU下的本地接地和本地电源（该部件是运行在100MHz的NXP LPC1768）。黄色位是去耦电容。我将研究平行盖。本地接地和电源在指示的地方连接到GND层和3V3层。

本地地面和电源由多边形（浇筑）制成。最小化“轨道”的长度将是一项主要的重新路由工作。这种技术将限制在封装下方和整个封装中可以路由多少个信号迹线。

这是可以接受的方法吗？

不幸的是，正确的旁路和接地是似乎教学和理解不够的主题。它们实际上是两个独立的问题。您在询问旁路问题，但也隐含地扎根。

对于大多数信号问题，这种情况也不例外，这有助于在时域和频域中考虑它们。从理论上讲，您可以在其中任何一个进行分析，然后在数学上将其转换为另一个，但是它们各自为人脑提供了不同的见解。

去耦提供了一个近乎蓄能的能量，可以使电流消耗中短期内的变化消除电压。返回电源的线路具有一定的电感，在产生更多电流之前，电源需要一些时间来响应电压降。在一块板上，它通常可以在几微秒（us）或数十个我们之内赶上。但是，数字芯片仅在几纳秒（ns）内就可以大量改变其电流消耗。去耦电容必须靠近数字芯片电源，地线才能完成其工作，否则这些线芯中的电感会妨碍其在主电源馈入之前迅速提供额外的电流。

那就是时域视图。在频域中，数字芯片的电源和接地引脚之间是交流电流源。直流电源来自主电源，一切都很好，因此我们将忽略直流。该电流源产生的频率范围很广。一些频率是如此之高，以至于在相对较长的时间内几乎没有电感，从而导致主电源开始成为很大的阻抗。这意味着除非加以处理，否则这些高频将引起局部电压波动。旁路电容是那些高频的低阻抗分流器。同样，旁路电容的引线必须短，否则其电感将过高，并妨碍电容器使芯片产生的高频电流短路。

在此视图中，所有布局看起来都不错。每种情况下，盖子都靠近电源和接地芯片。但是出于不同的原因，我不喜欢其中的任何一个，而这个原因是有根有据的。

良好的接地比旁路更难解释。真正要解决这个问题需要整本书，所以我只想提一下。接地的第一项工作是提供通用电压基准，我们通常将基准电压设为0V，因为其他所有因素都相对于接地网络。但是，请考虑一下当您通过接地网络运行电流时会发生什么。它的电阻不为零，因此会导致接地不同点之间的电压差很小。PCB上铜平面的直流电阻通常足够低，因此对于大多数电路来说，这并不是太大的问题。纯数字电路至少具有100s的mV噪声裕度，因此10s或100s的uV接地失调并不重要。在某些模拟电路中确实如此，但这不是我要解决的问题。

想一想随着流经接地层的电流频率越来越高会发生什么。在某个点上，整个接地层的宽度仅为1/2波长。现在，您不再需要接地平面，而只有贴片天线。现在请记住，微控制器是具有高频成分的宽带电流源。如果您在整个接地层上流过其立即接地电流，即使只有一点点，您都将拥有一个中心馈电的贴片天线。

我通常使用的解决方案是使本地高频电流远离接地层，并且对此有充分的定量证明，该解决方案很有效。您要建立一个微控制器电源和接地连接的本地网络，在本地旁路它们，然后每个主网络电源和接地网络只有一个连接。微控制器产生的高频电流从电源引脚流出，经过旁路电容，然后回到接地引脚。该环路周围可能有很多讨厌的高频电流，但是如果该环路仅与电路板电源和接地网有一个连接，则这些电流将在很大程度上远离它们。

因此，要将其恢复到您的布局，我不喜欢的是每个旁路电容似乎都有一个单独的电源和接地过孔。如果这些是电路板的主要电源和接地层，那就不好了。如果您有足够的层数，并且通孔确实连接到本地电源和接地层，那么只要这些本地层仅在一个点上连接到主平面，就可以了。

不需要本地飞机就能做到这一点。我什至在两层板上也经常使用本地电源和接地网技术。我先手动连接所有接地引脚和所有电源引脚，然后连接旁路电容，再连接晶体电路，然后再布线。这些本地网络可以是星形网络，也可以是微控制器下方的任何网络，仍然允许根据需要在它们周围路由其他信号。但是，再次，这些本地网络必须与主板电源和接地网络只有一个连接。如果你有一个板级地平面，那么就会有一个通过一些地方的本地接地网连接到地平面。

如果可以的话，我通常会走得更远。我将100nF或1uF陶瓷旁路电容放置在尽可能靠近电源和接地引脚的位置，然后将两个本地网络（电源和接地）布线到馈电点，并在它们之间放一个较大的电容（通常为10uF），并进行单个连接并在帽的另一侧连接到板的地面和电网。该次级电容为旁路旁路的高频电流提供了另一种旁路。从电路板其余部分的角度来看，微控制器的电源/接地馈电行为很好，没有太多讨厌的高频。

因此，现在终于可以解决您的问题，即与最佳实践相比，布局是否重要。我认为您已经绕开了芯片的电源/接地引脚。这意味着它应该可以正常运行。但是，如果每个都有一个到主接地层的单独通孔，那么以后可能会遇到EMI问题。您的电路可以正常运行，但是您可能无法合法出售它。请记住，RF发送和接收是相互的。能够从其信号发射射频信号的电路同样容易受到那些信号拾取外部射频信号的影响，并且在信号的顶部产生噪声，因此这不仅仅是别人的问题。例如，在附近的压缩机启动之前，您的设备可能工作正常。这不仅是理论上的情况。我看过这样的情况

这是一则轶事，显示了这些东西如何才能真正发挥作用。一家公司生产的小玩意儿的生产成本为120美元。我被雇用来更新设计并在可能的情况下将生产成本控制在100美元以下。以前的工程师并不真正了解RF发射和接地。他的微处理器发出大量的射频垃圾。他通过FCC测试的解决方案是将整个混乱包裹在一个罐中。他制作了一个6层板，底层接地，然后在生产时在讨厌的部分焊接了一块定制的钣金。他认为，只要将所有不会辐射的金属都封闭在金属中即可。错了，但我暂时不谈。罐子确实减少了排放，因此它们只是通过FCC测试而嘎吱作响，剩下1/2 dB（

我的设计仅使用4层，即单板级接地平面，没有电源平面，但是局部接地平面用于如我所述的一些具有这些本地接地平面和本地电源网络的单点连接的选择IC。长话短说，这超出了FCC限制15 dB（很多）。另一个好处是，该设备在某种程度上还是无线电接收机，而且安静得多的电路将较少的噪声馈入无线电设备，并有效地将其范围扩大了一倍（这也很多）。最终生产成本为$ 87。另一位工程师再也没有为该公司工作。

因此，正确的旁路，接地，可视化和处理高频环路电流确实很重要。在这种情况下，它有助于同时使产品变得更好和更便宜，而没有得到该产品的工程师则失去了工作。不，这确实是一个真实的故事。

配电网络的主要目标是减少连接组件之间的电感。这对于您用作基准的任何平面（例如“地”，“ vref”或“回路”）都是最重要的，因为该网络上的电压将用作信号电压的基准。（例如，TTL信号的VIL / VIH阈值参考的是芯片的GND引脚，而不是VCC。）在大多数PCB应用中，电阻实际上并不那么重要，因为总阻抗中的电感成分占主导地位。（不过，在IC芯片上，这是相反的：电阻是阻抗的主要部分。）

请记住，这些问题对于高速（> 1 MHz）电路最为重要。

参考平面作为集总节点

首先要检查的是，您的参考平面是否可以视为集总节点，而不是传输线。如果信号的上升时间大于光从板的一个边缘到另一边缘交叉的时间（铜制；良好的经验法则是每纳秒8英寸），则可以考虑参考平面成为集总元件，从负载到去耦电容的距离无关紧要。这是一个重要的决定，因为它会影响电源过孔和电容器的放置策略。

如果平面尺寸较大，则不仅需要在周围分布去耦电容器，还需要更多的去耦电容器，并且电容器需要在去耦负载的上升时间范围内。

通过电感

继续努力使电感最小，如果平面是集总元件，则零件和平面之间的电感将占主导地位。在第一个示例中考虑C19。从平面到芯片的电感与走线所包围的面积直接相关。换句话说，遵循从电源平面到芯片的路径，然后将接地引脚引回到接地平面，最后将环路闭合回到电源通孔。您的目标是最大程度地减小该面积，因为更少的电感意味着更大的带宽，然后电感才成为去耦电容的主导。请记住，从表面到平面的过孔长度是路径的​​一部分；将参考平面保持在曲面附近会很有帮助。在第一层和最后一层内层都作为参考平面的6层或更多层板中并不少见。

因此，虽然您的电感量很小（我猜是10-20 nH），但可以通过给IC提供自己的过孔来降低电感：给定您的过孔尺寸，一个过孔靠近引脚97，另一个靠近引脚95会将电感降低至3 nH左右。如果您负担得起的话，较小的通孔将在这里有所帮助。（但是，坦白地说，由于您的部件是LQFP而不是BGA，所以这可能无济于事，因为封装中的引线框可能本身就贡献了10 nH。或者由于... ）

互感

真空中不存在导致负载或电容器的线路和过孔。如果有供应线，则需要有返回线。由于这些导线中有电流流过，因此它们会产生磁场，并且如果它们彼此足够靠近，则会产生互感。这可能是有害的（增加总电感）或有益的（减少总电感）。

如果每根平行导线（包括走线和过孔的“导线”）中的电流都在同一方向上流动，则互感会增加自感，从而增加总电感。如果每条导线中的电流方向相反，则互感会从自感中减去，从而降低总和。导线之间的距离越短，此效果越强。

因此，去往同一平面的一对导线应相距较远（经验法则：大于表面到平面的距离的两倍；如果尚未弄清楚叠层，则假定PCB的厚度）以减少总电感。一对连接不同平面的电线（例如您发布的每个示例）应尽可能靠近。

切面

由于电感占主导地位，并且（对于高速信号）由电流流过电网的路径决定，因此应避免平面切口，特别是如果有信号越过该切口时，因为返回电流（通常遵循为了最大程度地减小环路面积和电感，必须在信号走线的正下方设置一个较大的弯路，从而增大电感。

减轻切口产生的电感的一种方法是具有可用于跳过切口的局部平面。在这种情况下，应使用多个通孔以最大程度地减小返回电流路径的长度，但是，由于这些通孔位于同一平面，因此电流流向相同方向，因此不应将其放置在靠近每个通孔的位置其他，但至少应相隔两个平面距离。

但是，应注意信号走线的长度要足够长以成为传输线（即，长度超过一个上升或下降时间，以较短的时间为准），因为走线附近的接地填充会改变该走线的阻抗，从而导致反射（即超调，下冲或振铃）。这在千兆速度信号中最明显。

没时间了

我将探讨“每个电源引脚一个0.1 uF电容器”策略与现代设计的效果如何，现代设计的每个零件可以具有数十个电源引脚，但是我现在必须立即工作。详细信息在下面的BeTheSignal和Altera PDN链接中。

建议书（TL; DR）

• 如果去耦电容的过孔位于不同的平面，则将它们彼此靠近。
• 如果可以承受的话，将通孔放入焊盘是最好的选择（您需要填充通孔并将焊盘镀在填充上，这会增加一到两天的制造时间并增加成本）。第二个最好的办法是将两个过孔放置在电容的同一侧，并与电容和电容尽可能地靠近。可以在电容器的另一侧放置一组额外的通孔，以将电感减半，但请确保两个通孔组至少相隔一个板厚度（或两个平面距离）。
• 给IC自己的通孔供电并接地，使相对的网孔彼此靠近，而使同网孔彼此隔开。这些通孔可以与去耦电容器共享，但是最好有更多的平面通孔，而不是延长到平面通孔的走线。（我通常的布局技术是放置负载，然后放置电源和接地过孔，最后在有空间的情况下在板的另一侧放置一个去耦电容器。（如果没有空间，则电容器会移动，而不是过孔！ ）
• 最小化每个参考平面的最长尺寸以最小化电感，并为您的平面提供更简单的集总元素模型。应当尽量减少平面切割，并且可以使用局部平面来减轻它们。

也可以看看

• Henry Ott，电磁兼容性工程
• BeTheSignal.com
• Altera的配电网络设计工具和应用笔记 -专注于Altera产品，但基本策略与任何高速数字设计有关。PDN工具非常适合在给定物理参数和去耦电容器的情况下计算平面阻抗。通过向您展示实际情况，将“每个电源引脚一个0.1 uF的电容帽”的神话推倒了。

当您需要考虑电源线（走线，例如^很小的电阻）和去耦电容的性能时，我发现它倾向于帮助考虑走线形成的等效RC电路。

这是您张贴的三个盖帽的简单示意图：
^{图像中没有极性，因此假设一个“电源”接地，另一个是VCC。}

基本上有两种去耦方法-A和C。B不是一个好主意。

A可以最有效地防止IC的噪声传播回系统的电源轨。但是，它实际上无法将开关电流从器件中解耦出来-稳态电流和开关电流必须流经同一条走线。

C在实际去耦IC方面最有效。您有一条单独的路径将电流切换到电容器。因此，引脚对地的高频阻抗较低。但是，来自设备的更多开关噪声将使其回到电源轨。
另一方面，这确实导致了IC引脚上电压的净变化较小，并且通过更有效地将其接地接地而降低了高频电源噪声。

实际选择是特定于实现的。我倾向于使用C，只要可能就使用多个电源轨。但是，在任何情况下，如果您没有用于多根电源的电路板空间，并且混合使用模拟和数字，则可以保证A，前提是去耦功效的损失不会造成任何损害。

如果绘制等效的交流电路，则方法之间的区别会变得更加清晰：

C有两条单独的接地交流路径，而A只有一条。

您的问题（所有问题）的答案在很大程度上取决于PWA周围运行的频率。

不管我要说什么，请记住，大多数离散的去耦电容在70 MHz以上都无用。使用多个平行的盖子可以将该数字推高一点。

一条经验法则是，一个物体在L =波长/ 10时开始像天线一样工作。波长= c / f；因此我们需要L <c /（10f）。1厘米的特征尺寸在3 GHz附近变得很重要。在松一口气之前（因为您的时钟仅以50 MHz运行），请记住，您需要考虑时钟沿的频谱内容和芯片I / O引脚转换。

通常，您需要在电路板上放置很多电容，和/或使用具有特殊设计的电源和接地层的电路板，这实际上会将整个电路板变成了分布式电容器。

引线和走线电感（L）约为15 nH / inch。对于50 MHz的频谱含量，大约等于5欧姆/英寸，对于200 MHz的频谱含量，相当于大约20欧姆/英寸。

并联“ N”个值C的上限将使C增加N倍，而使L减少约N倍。您的去耦方案具有有用的频率范围。该频率范围的低端由所有电容的总有效电容设置。频率范围的HIGH端与电容器的电容无关（我再说一遍），它与电容器的电容无关：它是电容器的引线电感和网络中电容器数量（及其放置位置）的函数。有效的总电感与N成反比。与100 nF的1个电容相比，十个10 nF的电容非常可取。100个电容（每个电容1 nF）甚至更好。

为了使有效的去耦网络C保持高电平，而使有效的去耦网络L保持低电平，则必须分配电容帽（不要将电容帽聚集在一个或几个位置）。

保护您的A / D转换不受噪声影响是我的整个主题，此刻我将继续讲下去。

我希望这有助于回答您的一些问题。

旁路电容器具有四个主要功能：

1. 它们最大程度地减少了电源线上消耗的电流的快速变化（这种电流变化可能会导致EMI，或将噪声耦合到板上的其他设备）
2. 它们使VDD和VSS之间的电压变化最小化
3. 它们将VSS与地之间的电压降至最低
4. 它们可最大程度地降低VDD与电路板正极之间的电压

假名称答案中的图（A）是迄今为止最大程度地减小电源线上的变化的最佳方法，因为CPU汲取的电流变化必须先改变电容电压，才能改变电源电流。相比之下，在图（C）中，如果主电源的电感是旁路电容的10倍，那么电源将看到任何电流尖峰的10％，而不管电容的电容有多大或有多完美。

从最小化VDD和VSS之间的电压变化的角度来看，图（C）可能是最好的。我猜想，最小化电源电流的变化可能更重要，但是如果保持VDD-VSS电压稳定更重要，则图（C）可能会有一点优势。

对于图（B），我可以看到的唯一优势是，它可以最大程度地减小VDD与电路板的正电源轨之间的差分电压。并没有太大的优势，但是如果要翻转导轨，它将使VSS与地之间的差分电压最小。在某些应用中，这可能很重要。请注意，人为地增加正电源轨和VDD之间的电感可能有助于减小VSS与地之间的差分电压。

作为与布局问题分开的附带说明，请注意，有理由使用各种电容器值（例如1000pf，0.01uF和0.1uF），而不是整个使用0.1uF电容器。

原因是电容器具有寄生电感。好的陶瓷电容器在谐振频率下具有非常低的阻抗，该阻抗在较低频率下由电容决定，而在较高频率下由寄生电感决定。谐振频率通常随着部分电容的增加而降低（主要是因为电感大致相同）。如果仅使用0.1uF电容器，则它们在较低频率下可提供良好的性能，但会限制高频旁路。电容值的混合可在一定频率范围内提供良好的性能。

我曾经与一位为Segway电机驱动器进行原理图设计+布局的工程师一起工作，他使DSP的模数转换器噪声（主要来源是DSP系统时钟）降低了5倍。通过使用网络分析仪更改电容器值并最小化接地平面阻抗，可实现图10所示的功能。

还有一个技巧可以使MCU中的内部GND和VCC电源轨以及电源层之间的阻抗最小。

每个未使用的MCU I / O引脚都应连接到GND或VCC，选择的方式是使VCC和未连接到GND的引脚数量大致相同。这些引脚应配置为输出，其逻辑值应根据输出连接到的电源轨进行设置。

这样，您可以在MCU的内部电源轨和板上的电源平面之间提供额外的连接。这些连接只需经过封装电感和ESR，以及在GPIO输出驱动器中打开的mosfet的ESR。

^{模拟此电路 –使用CircuitLab创建的原理图}

这项技术非常有效地使MCU内部与电源层保持联系，因此有时需要为给定MCU的引脚数超过所需数量的封装选择一个封装，只是增加冗余电源引脚的数量。如果您的电路板制造商可以解决这个问题，那么您还应该首选无铅（LCC）封装，因为它们通常具有较低的电路板对芯片的电感。您可能希望通过咨询您的MCU的IBIS模型来进行验证（如果有）。

最好总是采用良好的做法，尤其是因为这种类型的设计不再涉及任何工作或成本。

您应使通孔尽可能靠近电容器焊盘，以最大程度地减小电感。电容器应靠近芯片的电源线和接地线。应该避免在第二张图片中进行路由，而第一张图片并不理想。如果那是原型，我将修改生产版本的去耦。

除了在某些情况下芯片故障之外，您可能还会增加不必要的发射。

根据我的经验，即使您的设计按原样“工作”，我还是发现，如果您在去耦和旁路方面做得不好，您的电路将变得不那么可靠，更容易受到电噪声的影响。您可能还会发现在实验室中有效的方法，在现场可能无效。