走线长度公差计算-高速PCB设计

我必须将视频格式转换器与ADC IC接口，该IC将RGB模拟数据转换为数字。该ADC与转换器之间的连接是一条20位数据总线，其时钟频率约为170MHz。由于我具有PCB面积限制，因此无法完美匹配此数据总线的走线长度。我听说根据频率有匹配的走线长度公差，这样就不会损坏目的地的信号采集。

我的问题是如何计算高速PCB设计中的走线长度公差？（在差分对路由和高速数据总线路由中）

— 蒂丽娜·S·安巴加瓦哈莎
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通常，各种芯片供应商都会发布布局指南。否则，可能会列出设置和保持时间。您提到了差分对。20位数据总线是差分的吗？

— mkeith

没有它不是差分数据总线。数据表仅提及总线速度，以保持走线更短和长度匹配。

— Thilina S. Ambagahawaththa 2015年

Answers:

长度匹配与时序有关，因此，如果您想知道长度匹配的紧密程度，则必须了解接口的时序预算。信号将离开您的信号源，并以某种定时关系到达目的地。您的接收器要求时钟和数据之间具有一定的时序关系，以确保其正常工作。通常将其定义为建立和保持时间，或数据需要在时钟沿之前有效的时间，以及数据必须保持有效的时间。

系统中有很多东西会消耗掉这个预算，其中之一就是您的路由。有时，制造商会告诉您此信息，而其他时候，您必须从发送器和接收器的输入和输出时序数据中得出该信息。当然，很容易地说出我必须完全匹配，因为这样您就不必考虑了:)

但是，让我们考虑一下。您有一个170Mhz的信号？那是5.882ns的时间。如果将所有数据路由到一英寸时钟以内，将会发生什么情况。最差的时序差异是什么？微带的顶层走线的传播时间约为150ps / in。因此，相差1英寸将使数据信号偏离时钟+/- 150ps。考虑到您的5.882ns时钟周期，这确实不错。实际上170Mhz确实不是那么快。

如果您了解发送器的输出偏斜以及接收器的建立和保持时间，则可以为可接受的路由延迟提供一个数字。当然，还有其他因素，例如时钟抖动，ISI等，但这应该使您对可以做的事情有个好主意。

— 一些硬件专家
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非常简洁，我喜欢答案。但是，我很好奇（请多多包涵），线路上的电容会随着距离的增加而进一步降低性能，或者这本身就是一个或多或少无关紧要的问题。

— mcmiln

在传播延迟中已经考虑了电容。不要太深，但是单位长度（例如1英寸）的传播延迟为sqrt（Lo * Co），其中Lo是单位长度的电感，Co是单位长度的电容（例如，再以每英寸的电容和电感为例）当添加更多迹线时，您不仅在增加电容，现在还有其他可能影响上升时间的影响，例如接收器，连接器或过孔的输入电容，然后由于其他原因而产生高速损耗，但可能不需要的东西

— 一些硬件专家2015年

担心在170MHz。

— 某些硬件专家

太好了谢谢。有很多在那里玩。

— mcmiln 2015年

在没有总线标准或接收器时序规范的情况下，您可以应用经验法则，例如将时滞保持在时钟周期的5％以下。FR4 PCB上的信号传播的速度约为光速的一半，因此，您希望最长的走线比最短的走线长不超过44毫米。不太棘手。时钟走线的长度最好介于两者之间。

顺便说一下，在此设计中，模拟信号完整性可能比数字信号更大。您将要注意不要将开关噪声从数字线路耦合到模拟输入信号。阅读Henry Ott的技巧（尤其是＃4、8、9、10、17），最好买书。

— 心包虫
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