Questions tagged «high-speed»

已关闭。这个问题需要更加集中。它当前不接受答案。 想改善这个问题吗？更新问题，使其仅通过编辑此帖子来关注一个问题。 2年前关闭。 10 Gb以太网意味着每秒传输100亿比特，但是我不知道这在物理上是如何可能的（更不用说100G以太网了）。当今最快的CPU只能在〜8GHz上运行，但是即使传输不需要CPU，这仍然有问题。 在10G时，每个比特仅持续100皮秒，在那个时间范围内，我认为门延迟成为一个问题。这并不像为每位设置高电平或低电平那样简单，为了输出复杂的以太网波形，肯定需要数百个晶体管。 在接收端，这似乎是一个更大的问题，因为必须以非常高的速率对波形进行采样，如果使用ADC，则会引入更多的延迟。

22 ethernet  delay  sampling  high-speed 

我继承了前任的电荷放大器/整形电路。当他想制造一个具有电流到电压转换的低通滤波器时，他有一个标准电路，例如： 模拟此电路 –使用CircuitLab创建的原理图 他将为R9和C11制作一个脚印，并像这样将它们彼此焊接在一起： 他以这种方式设计电路有什么原因？我在其他任何地方都没有看到这种特殊技术。在我看来，从组装角度以及最小化电容器的反馈路径来看，这都是有问题的。就其价值而言，该电路旨在处理极短的（〜4ns）脉冲。 编辑：感谢您的深刻见解！实际上，在这种情况下，该电路的思想是加宽由PIN二极管产生的脉冲。电容器的COG为+/- 10％。 为了扩大我对此电路的困惑，我同意通过堆叠来改变寄生效应。但我应该提到，电容器和电阻器均为0603（如果从图中看不出来）。我曾想过，如果设计师担心寄生虫，那么他的第一步将是减小组件尺寸。 我正在纠正董事会的其他一些问题，并希望确保在此堆叠业务中我不会错过任何重要的事项。再次感谢您提供有用的见解。

21 capacitor  resistors  filter  feedback  high-speed 

我已经实现了使用PCIe的设计。区别在于PCIe接口被用作单个PCB上的芯片间通信通道（例如，没有PCIe连接器）。 根联合体设备是符合PCIe Gen 2的Freescale i.MX6，而我正在与之通信的设备是Marvell WiFi模块，后者是符合PCIe Gen 3的设备。这是一个以2.5Gbps运行的单通道接口。 我通过如下所示完成了一些信号完整性的测量：将高速示波器与适当的差动问题焊接在嵌入式电容的另一侧，如下所示： 对于时钟，眼图看起来非常不错： 但是TX数据不是很多： WiFi芯片具有片上端接，所以我不认为我需要任何其他端接，但是我对此可能是错的。 我发现可以在i.MX6处理器中为PCIe外设设置一些寄存器，但我不确定它们的实际作用。反复尝试也没有使我走得太远。 我检查过布局是否遵循正确的布线规则，并以正确的阻抗构造PCB。显然，我的系统中有些抖动，但看起来也有反射或去加重的问题。我希望有人可以用我的视力表描述他们看到的问题并/或提出一些解决方法。 干杯!

18 layout  signal-integrity  pcie  high-speed 

从理论上讲，如果双绞线的电缆终端为：- 单个电阻器（R），其与跨线对两端的电缆的特性阻抗匹配，或者 两个电阻（）穿过线对的两端，并将中心点也绑在屏蔽/屏幕上。[R2[R2\dfrac{R}{2} 实际上，在浏览数据手册时，我倾向于看到选项2而不是选项1。 今天，我不得不使用选项2，因为选项1在50m的电缆上引起两个导体之间明显的时间延迟（大约2或3ns）。这让我感到惊讶，我想知道为什么会这样。我在一端驱动的信号约为2V逻辑电平，并且本质上非常平衡（没有明显的时间差或明显的幅度差）。 问题-为什么在我描述的设置中，选项2应该比选项1更好，并且从理论上讲，选项2是否有更好的选择？

15 cables  high-speed  characteristic-impedance  twisted-pair 

我有5 ns的脉冲宽度High从异步比较器发出。我正在尝试计算此脉冲。我当前的单片机（dsPIC33FJ）在板上具有一个异步计数器，其最小规格至少为10 ns脉冲宽度高。 我有什么选择来延长/延长这个5 ns脉冲以便计数器可以读取？我愿意切换到其他微控制器或使用质量更高的前端计数器，但是我宁愿使用无源/简单电路。这可能吗？ 到目前为止，我研究了什么： 我曾尝试在输出信号和地面之间连接一个0.1uF的电容器，以希望放电会降低它的速度，但是这样做会使信号严重失真。我可以使用更低的价值吗？ 我研究了采样并保持IC，但我能找到的最短采集时间约为200 ns，这不适合我的应用。

13 microcontroller  counter  comparator  high-speed 

这里提出类似的问题：“两个旁路/去耦电容器”规则？但是这个问题是关于并联旁路电容器而没有提到封装尺寸的（但是答案大多是假设并联部件具有不同的封装尺寸），而这个问题具体是关于相同封装尺寸的并联旁路电容器。 我最近参加了一门有关高速数字设计的课程，讲师花了很长时间解释说，电容器的去耦性能几乎完全受其电感的限制，而电感又几乎完全受其尺寸和布局的限制。 他的解释似乎与许多数据手册中的建议相抵触，尽管数据手册中的封装尺寸相同，但它们却建议多个值的去耦电容器。 我相信他的建议是：针对每种封装尺寸，选择可行的最大电容，并尽可能将其放置在最接近的位置，并使用更小的封装。 例如，在莱迪思半导体的原理图中，他们提出以下建议： 470pF 0201 10nF 0201 1uf 0306 Q1：那个470pF电容器真的有帮助吗？ 问题2：在0201封装中用一个1uF电容器替换全部三个电容器是否有意义？ 问题3：当人们说较高值的电容器在较高的频率下不太有用时，其中的多少归因于电容，多少归因于通常与较大的电容相关的封装尺寸的增加？

12 pcb-design  decoupling-capacitor  high-speed 

我正在布线使用USB连接的PCB。差分对走线彼此相距10 mil，长度相差约1mm。这会有问题吗？建议的最大长度差和它们之间的最小距离是多少？

12 usb  high-speed  differential 

从David的评论到这个答案，我知道这对高速设计是不利的。有人可以详细解释吗？

12 high-speed 

我目前正在从事我的第一个微控制器硬件设计。我上大学时曾上过微控制器课，但它侧重于软件方面，并使用了预制的开发板（用于Freescale 68HC12）。 我有一个我很犹豫的问题，因为它看起来很基本，甚至很明显，但同时在通过数据表或在线论坛进行搜索时，我找不到明确的答案。 我已经决定使用STM32F7系列芯片，并且在计划其基本电源和接地连接时遇到了该查询。我在144-LQFP封装上看到总共12个Vdd引脚（9xVdd + 1xVdda + 1xVddusb + 1xVddsdmmc），但只有10个Vss引脚。简而言之：在本项目中，我简短地考虑了Microchip的dsPIC33F，并且发现了类似的不平衡情况（7个Vdd引脚和6个Vss引脚）。 我一直在阅读一些入门性的硬件设计文档，并且对于高速设计而言，始终强烈强调在每个Vdd / Vss对中靠近器件放置去耦电容的重要性。我不知道该如何处理那些没有明显Vss配对的Vdd引脚。我的PCB肯定会包含一个接地层，因此我可以简单地将那些未配对的Vdd引脚直接去耦至该平面，但是我总是觉得这些Vdd / Vss引脚配对很重要。 我是否缺少明显的东西？ 我在下面提供了几张图片，这些图片展示了我目前将Vdd / Vss对和单个Vdd引脚去耦的策略。如果这两种方法都存在明显问题，请务必告诉我。

11 microcontroller  decoupling-capacitor  high-speed  decoupling 

我对开发一种能够以约1200x800左右的分辨率显示〜1000fps的高帧频OLED显示器感兴趣。这显然有一些非常严格的带宽要求，并且可能会需要使用FPGA来实现自定义控制器，因为典型的显示控制器的运行速度不会超过60-120Hz。冒着真正表现出无知的风险，使用“原始” OLED显示器（无控制器），我应该能够以这些速率驱动显示器吗？我确定显示器附带的任何显示控制器都无济于事，所以我将从FPGA的示例控制器代码开始。

11 display  high-speed  oled 

我的设计中有一些高速IC，需要在输入电压线上放置一个电容器来稳定电压并防止出现尖峰或跌落。我在5v和300至500 mA之间工作。我的研究表明，为此应用我需要一个电解电容器，但我不知道如何选择合适的电容值。另外，为什么我不能仅为此目的使用调节器？我的IC的数据表指示我应该使用电容器，但VR能否做得更好？

11 capacitor  voltage-regulator  high-speed 

首先： 这是一次过（或两次过）的业余爱好项目，仅此而已。如果这是商业设计，那么我将立即进入4层（尽管我一开始就不会设计这样的项目）。 只有真正必要时，才可以采用4层；此类板的成本至少是这些数量的两倍，而2层PCB的成本仍高于组件的总和。 目标是在两个连接器（USB-B到USB-A，均为母头）之间传递USB 2.0信号，大多数情况下不受损害。我的PCB实际上没有使用信号。 （如果这些要点将帖子移到“过于狭窄”的区域，请随时忽略它们：-） 因此，问题是：是否有可能取得可接受的结果？当然，主要目标是允许高速（480 Mbit / s）通信。 根据USB规范，差分对应具有90欧姆的差分阻抗和30欧姆的接地特性阻抗。但是，USB似乎可以容忍一些滥用行为。SMSC应用笔记（PDF）在讨论2层USB 2.0 PCB布局时提到，单端阻抗并不像差分一样重要，可接受的范围为“ 45至80欧姆”。 电路板规格为1盎司铜，中间介于63百万FR-4。 根据一些阻抗计算器（例如该阻抗计算器）（除非我误解了一点，它也不会显示单端阻抗），看来50 mil迹线和10 mil间距会产生〜90 ohm的差分和〜80 Z0欧姆。 （这些值来自Saturn PCB Toolkit计算器，该计算器是免费的，但需要下载。） 这些走线的长度约为3英寸，并且可能呈倒置的U形，靠近电路板边缘，因此我有空间在不破坏接地层的情况下路由其他所有电路（仅亚MHz信号）在USB迹线下。 我当然知道，整个努力有点疯狂；但是，这又是一个业余爱好板，似乎也由严肃的公司完成。 高速确实还远远超出了我，但是项目的其余部分很简单。我只需要在PCB上获得此信号，其他所有事情都是小菜一碟。 如果您错过了它，那么主要的问题是：这是否可能，并且结果令人满意？ 如果有更好的2层路由方法（例如，这篇简短的文章为此目的使用共面波导路由），请务必告知。我根本找不到很多与此相关的信息（既详尽又易于理解，但没有任何细节或方程式/计算器提及）。

11 usb  pcb-design  high-speed 

我和一位同事就高速信号长度匹配的不同方式进行了讨论和意见分歧。我们以DDR3布局为例。 下图中的所有信号都是DDR3数据信号，因此它们非常快。为了使您感觉到比例，图片的整个X轴为5.3mm，Y轴为5.8mm。 我的论点是，在图片的中间迹线中进行长度匹配可能不利于信号完整性，尽管这只是基于直觉，但我没有数据可以支持这一点。我认为，图片顶部和底部的走线应具有更好的信号质量，但同样，我也没有任何数据可以支持这种说法。 我想听听您的意见，尤其是有关此的经验。长度匹配高速走线是否有经验法则？ 不幸的是，我无法在我们的SI工具中对此进行仿真，因为它很难为我们正在使用的FPGA导入IBIS模型。如果可以的话，我会报告。

10 pcb-design  impedance-matching  high-speed  ddr  serpentine-trace 

我正在尝试为带有STM32 MCU的Quad SPI NOR闪存MT25QL256ABA1EW9-0SIT做好布局。我的问题是我发现存储芯片的引脚分配非常不便。我已经设法以信号彼此相邻的方式交换MCU端的引脚，但这仍然很困难。遵循Micron Quad spi布局指南，我设法： 不拆分下面的接地层（这是2层PCB）， 使时钟信号变短，并尽可能减少弯曲， 不使用VIAS进行信号路由 但是，我没有设法： 通过计算带状线来保持任何合理的阻抗（实际上没有多少空间和许多信号） 保持信号长度相似。 这是布局： 放大图像后，您可以在存储芯片焊盘上看到网络名称。我想问您一个，您认为这种设计足以进行80 Mhz的时钟传输。为了进行比较，芯片内部的粉红色形状为18 x 8 mm。将GND多边形浇注架搁置以提高可见性。我将不胜感激。

10 pcb  stm32  spi  layout  high-speed 

我的串行ATA控制器设计可用于几乎所有种类的Xilinx 7系列设备，但Artix-7设备除外，这让我头疼。 纯设计（SATA 6.0Gb / s，150 MHz设计时钟）可以在我的Artix-7 200T上实现。如果添加ILA内核（以前称为ChipScope），则无法满足时间要求。 我该怎么做才能缓解这种情况：-在每个ILA内核中增加了2个流水线级-在GTP收发器和逻辑之间增加了1个流水线级-使用重定时，重映射和广泛放置作为替代实施策略 此图像显示了正常的设计流程。ILA内核远离SATAController（SATAC）和8位CPU（SoFPGA），但是控制器仍然具有故障路径（这是唯一具有故障路径的区域）。 感觉Artix-7在某些区域没有路由资源。我如何获得表明这种怀疑的报告？ 我还尝试了重新计时，重新映射和更广泛的放置策略。结果是这样的： 计时失败几乎是相同的... PS该设计仅使用178个> 300 BlockRAM。我使用Xilinx ISE在其他设计中几乎使用了每个BlockRAM，但是我从未遇到过这种行为。 编辑： 这是每个切片的所有负松弛值的热图（以红色显示）

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga