有关高速信号的迹线长度匹配模式的问题

我和一位同事就高速信号长度匹配的不同方式进行了讨论和意见分歧。我们以DDR3布局为例。

下图中的所有信号都是DDR3数据信号，因此它们非常快。为了使您感觉到比例，图片的整个X轴为5.3mm，Y轴为5.8mm。

我的论点是，在图片的中间迹线中进行长度匹配可能不利于信号完整性，尽管这只是基于直觉，但我没有数据可以支持这一点。我认为，图片顶部和底部的走线应具有更好的信号质量，但同样，我也没有任何数据可以支持这种说法。

我想听听您的意见，尤其是有关此的经验。长度匹配高速走线是否有经验法则？

不幸的是，我无法在我们的SI工具中对此进行仿真，因为它很难为我们正在使用的FPGA导入IBIS模型。如果可以的话，我会报告。

您的直觉是正确的，具体取决于边缘速度以及这些蛇形路径的近距离会导致自我问题。他们绝对会像您想知道的那样彼此耦合。实际上，如果它足够紧，则高频分量可能会直接通过S曲线耦合，就像它们甚至不在那儿一样。

问题就变成耦合将成为您应用程序中的问题。它们在DDR3的照片中看起来相去甚远，但这很难分辨。当然，对路径进行模拟永远是最好的，但是我知道，当我们需要昂贵的工具时，我们并不总是都能使用它们：)

不过，您似乎走在正确的道路上。约翰逊在这里多谈一点。

我不使用DDR内存，因此我假设没有可用的片上偏移校正，并且实际上需要长度匹配。如果芯片本身能够进行去偏斜，那么您当然应该使用该功能，而不是扩展走线来进行长度匹配。

但是考虑到需要长度匹配，看起来您正在做的所有事情都可以完成。主要是因为1，实际上是在进行长度匹配，2，使用的是圆弧，而不是90或45度的弯曲。

在您的评论中，您提到您对蛇形形状使迹线与其自身平行的担忧。这是一个合理的问题，但是您对此无能为力。当然，我不建议将两个芯片移得更远，以使走线分开得更远---而且无论如何，您可能都有电路板空间限制来防止它。考虑到迹线之间的间距看起来是迹线宽度的4倍或更多，我不希望这会引起严重的问题。

当然，使用HyperLynx或其他良好的SI工具进行仿真是获得确定答案的更好方法。您应该能够模拟此特定问题，而无需为您的实际芯片建立模型。

您尚未显示的一件事是您的电路板堆积。如果没有良好的模拟和对材料的充分了解，那么在内层上的传播速度等于外层上的速度（可能不是）是不明显的，而且层之间严格的长度匹配是正确的要做的事。即使已考虑到这一点，也可以预期材料的某些变化会导致不同层上的跟踪延迟之间的不匹配。

对于微波信号，您要避免在轨道上出现尖角，以避免复杂的回波损耗影响。这就是为什么它们都是平滑线的原因。为了提高信号完整性，您还需要接地层。然后，只要磁道长度匹配，对布局差异和串扰的敏感度就会降低。需要根据所需的阻抗来计算走线厚度，以改善TDR响应和反射系数。

布局软件应根据需要生成相等的线长。

这里提供了更多的DDR3布局注意事项。