Questions tagged «xilinx»

已锁定。该问题及其答案被锁定，因为该问题是题外话，但具有历史意义。它目前不接受新的答案或互动。 我需要在10 kHz的8条模拟线上进行数字信号处理。这是一项艰巨的任务，我一直认为FPGA可能是正确的方法。我目前正在研究Xilinx的开发套件，由于我没有FPGA的经验，所以我很难知道如何选择合适的芯片。我想象使用一个开发套件，然后使用I / O引脚扩展它以连接到8通道A / D芯片和8通道D / A芯片。 使用Spartan，Virtex，Altera等有什么区别？我什至不知道如何估算我需要多少个门。有什么经验法则吗？如何确保时钟速度足够快（取决于加和乘次数）。在FPGA上执行浮点处理是否很困难，我应该坚持定点数学吗？最好的入门方法是什么？ 我需要使用Linux可以编程的解决方案。Xilinx提供了此功能，但我不确定有什么限制。

17 kits  development  fpga  xilinx 

我是一名EE学生，并且可以用比我的手指更多的语言编写[至少简单]的程序。我刚刚开始学习VHDL，我想知道真正了解该语言和相关工具的项目是什么？我遇到一个麻烦，因为对我来说这是一种完全不同的编程风格。 我做了一些简单的事情，例如加法器，但是我正在寻找一个更长期（例如一个月左右）的项目。 如果需要，我有Xilinx Webpack和Digilent Spartan3开发板。

16 fpga  xilinx  vhdl 

我要求Xilinx提供这样的列表，但他们没有完整的列表。我希望确保所有输入文件都在源代码管理中，而所有输出文件都没有。这与带有ISE和PlanAhead的13.1-13.2 一些他们提供的信息是PAR输出文件和ISE设计套件文件中的命令行工具用户指南，从源文件列表中的列表在这里。 编辑2011年8月19日：提到13.2和PlanAhead编辑2011年9月7日：删除了EDK参考，因为有些答案

15 xilinx  ise  planahead 

这是我对NPN BJT（双极结型晶体管）的了解： 基极-发射极电流在集电极-发射极处被放大了HFE倍，因此 Ice = Ibe * HFE Vbe是基极-发射极之间的电压，并且与任何二极管一样，通常约为0.65V。不过，我不记得了Vec。 如果Vbe低于最小阈值，则晶体管断开，并且没有电流通过其任何触点。（好的，也许有几微安的泄漏电流，但这无关紧要） 但是我仍然有一些问题： 晶体管饱和时如何工作？ 除了Vbe低于阈值以外，是否可以在某些条件下使晶体管处于打开状态？ 此外，请随时指出（在答案中）我在这个问题上犯的任何错误。 相关问题： 我不在乎晶体管如何工作，如何使它工作？

14 transistors  bjt  physics  saturation  camera  detection  arduino  power  electromagnetism  inductive  design  digital-logic  vhdl  led  spectrum-analyzer  soldering  dc-motor  glue  voltage  diodes  high-voltage  rectifier  dsp  arduino  microcontroller  digital-logic  mbed  fpga  xilinx  vhdl  spartan  pcb-design  esd  integrated-circuit  function-generator  stepper-motor  ratings  capacitor  resistors  surface-mount  dsp  power-supply  resistance  inductive  arm  compiler  keil  linux  simulation  communication  filter  digital-logic  signal  rectifier  transformer  frequency  generator  counter  verilog  fpga  arduino  serial  computers  audio  fpga  verilog  spartan  legal 

高速比较器非常昂贵，FPGA擅长于速度。另一方面，FPGA（在我的情况下为XC3S400）在每个存储体中都有成对的差分引脚，以比较它们的电压（至少我认为是这样！）。它们还具有可作为比较器的单端标准的Vref。 我想知道我是否可以将这些差分I / O对引脚用作比较器-如果可以的话-我该如何做（我应该连接vref并使用单端标准还是将两个电压简单地连接至差分I / O引脚？） 版：我尝试过，效果很好！

13 fpga  xilinx  comparator  differential  voltage-reference 

我刚刚说过在新项目中使用Vivado，并且希望将项目文件放在SVN下。 Vivado似乎在项目名称下创建了所有项目文件（例如proj1）： /<path to the project>/proj1/ proj1.xpr proj1.srcs/ constrs_1/ new/ const1.xdc proj1.runs/ proj1.data/ proj1.cache/ 我的问题是除XDC和XPR文件外，我还需要把哪些文件放在SVN下？

13 fpga  xilinx 

我有一个特别大的信号处理转换，需要从matlab移植到VHDL。它绝对需要某种资源共享。经过一点计算，我得出以下结论： 512英尺64点 41210乘法加法运算 考虑到最大的Virtex 6 FPGA具有约2000个DSP48E块，我知道我可以共享资源以便多次重复使用资源。执行时间并不是真正的问题，就FPGA而言，处理时间可能会花费相对较长的时间。 查看资源使用情况，使用radix-2 lite架构可获得4dsp块/ FFT操作= 2048个DSP块，总计约43k。最大的Virtex FPGA具有2k块，或20个操作/复用器。 显然，将如此大的多路复用器包括到织物中也将占用很多片。在哪里可以找到该限制的上限？我无法无限地共享FPGA资源。41210乘数是否太大？我如何计算太大的东西？ 我还查看了其他资源（切片，布拉姆斯等）。Radix-2 Lite还提供4 x 18k brams / fft = 2048 brams，最大的Xilinx FPGA包含2128 Brams。非常临界。我担心我的设计太大了。 更新： 有关设计本身的更多信息。我无法详细介绍，但是我可以提供以下内容： Initial conditions -> 512 ffts -> 40k multipliers ---------|----> output data to host ^------re-calculate initial conditions----| 输出数据速率规范：“比Matlab模拟更快” 明智的计算，这就是我的位置： FFT阶段：简单。我可以实现1/2/4/8 FFT，将结果存储在SDRAM中，然后再访问。相对较小，即使花费很长时间也没关系。使用radix-2 lite，我可以获得2个DSP48E和2个18k BRAMS / FFT。流提供6个DSP48E …

13 fpga  vhdl  xilinx 

我正在做一个大型FPGA设计，并且我非常接近当前使用的FPGA的资源限制，即CSG225封装中的Xilinx LX16。 该设计几乎也已经完成，但是目前它已不再适合FPGA。我可以关闭零件使其适合，但是我需要减少资源使用量才能完成设计并使其符合时序和尺寸要求。 我想知道我们的报告中是否有任何工具可以帮助我确定设计中哪些部分消耗的资源最多。我的设计未分区，而是划分为大约十二个或更多的VHDL模块。 Xilinx时序报告非常棒，但是现在我需要知道在节省空间方面我能得到最好的回报。 我也很难告诉我我将要用尽哪种类型的资源，或对那些资源有什么影响。 另一个烦人的是，随着设计的扩大，用于满足时序要求的组件开始出现故障，因为它们的放置不再理想。 当前，我使用“放置后和路线静态”时序报告，并使用SmartXplorer。我正在使用设计策略来优化时序。 在关闭我的设计的一部分以使其适合之后，下面是一些结果： 切片寄存器利用率：42％切片LUT利用率：96％完全使用的LUT-FF对的数量：38％这是否意味着我对寄存器比较轻，但对门的使用却很繁重？ 是否有工具可帮助开发人员针对区域进行优化，或者至少使他们对自己的代码有更深入的了解？ 更新： 查看了模块级别的利用率后，我发现我在整个地方都有小的胶水异步fifo，大约占所有LUT的30％。我将它们用作高速总线的跨时钟域胶水。我应该能够消除这些问题，因为时钟紧密相关。（120 MHz输入，通过DCM产生100 MHz和200 MHz）

11 fpga  vhdl  xilinx  spartan  optimization 

嗯，这是一个我在FPGA上的问题的延续在这里。 我最终选择了带有Spartan 6 FPGA 的Digilent Atlys，尽管我在微控制器方面做了很多工作，但我没有FPGA的任何经验。 我花了最后几天阅读FPGA的数据表，我认为从Verilog开始是一个不错的选择。我找不到任何代码示例，即使数据表也不友好。 我现在想做一些编程，仿真，综合方面的工作，这就是我要做的 从FPGA产生一个奇数频率，例如54Mhz（它运行在100Mhz时钟上），并将其路由到引脚之一。为此，我可能必须使用DCM或PLL，但不知道如何从此处开始？ 从FPGA实现某种I2C读写。 我正在寻找的是参考，可能是在线参考，也可能是一本书，为我提供了FPGA内部可用的每个硬件组件的代码示例和说明，例如DCM，slice，clb等。 我想那应该让我开始进入FPGA领域。

11 fpga  xilinx  spartan 

我正在学习使用FPGA（Papilio开发板，使用vhdl具有xilinx spartan3e）。 我需要将输入脉冲除以（硬编码）数字。 我可以看到3个选项-大致为伪代码（以10个计数为例）： 初始化为0，在输入上升沿加1，则为10；如果相等，则重置为0并触发输出脉冲 初始化为10，在输入上升沿减小1，则为0；否则，为0。如果相等，则重置为10并触发输出脉冲 初始化为9，但请确保至少有1个前导“ 0”位，这是我的输出位。在输入上升沿减小1。在输出位的上升沿，复位。 占空比并不重要。 其中之一比其他更好吗？有没有我没有想到的更好的方法？ 有没有一种“标准”的方法可以使编译器有最佳的优化机会？

11 fpga  vhdl  xilinx  papilio 

在一篇有关防辐射FPGA的论文中，我遇到了这句话： “与Virtex器件有关的另一个问题是半锁存器。在这些器件中有时将半锁存器用于内部常数，因为这比使用逻辑更有效。” 我从未听说过称为“半锁存器”的FPGA设备原语。据我了解，这听起来像是一种在后端工具中“提供”常量“ 0”或“ 1”的隐藏机制。 ，以及如何使用它们保存逻辑？ 编辑：本文是我发现这是针对太空应用的防辐射FPGA和耐辐射FPGA的比较

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我的串行ATA控制器设计可用于几乎所有种类的Xilinx 7系列设备，但Artix-7设备除外，这让我头疼。 纯设计（SATA 6.0Gb / s，150 MHz设计时钟）可以在我的Artix-7 200T上实现。如果添加ILA内核（以前称为ChipScope），则无法满足时间要求。 我该怎么做才能缓解这种情况：-在每个ILA内核中增加了2个流水线级-在GTP收发器和逻辑之间增加了1个流水线级-使用重定时，重映射和广泛放置作为替代实施策略 此图像显示了正常的设计流程。ILA内核远离SATAController（SATAC）和8位CPU（SoFPGA），但是控制器仍然具有故障路径（这是唯一具有故障路径的区域）。 感觉Artix-7在某些区域没有路由资源。我如何获得表明这种怀疑的报告？ 我还尝试了重新计时，重新映射和更广泛的放置策略。结果是这样的： 计时失败几乎是相同的... PS该设计仅使用178个> 300 BlockRAM。我使用Xilinx ISE在其他设计中几乎使用了每个BlockRAM，但是我从未遇到过这种行为。 编辑： 这是每个切片的所有负松弛值的热图（以红色显示）

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga 

我对FPGA领域是一个全新的领域，并认为我将从一个非常简单的项目开始：一个4位7段解码器。我纯粹用VHDL编写的第一个版本（基本上是单个组合select，不需要时钟），并且似乎可以使用，但我也想尝试使用Xilinx ISE中的“ IP内核”功能。 因此，现在我正在使用“ ISE Project Explorer” GUI，并使用ROM内核创建了一个新项目。生成的VHDL代码为： LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : IN STD_LOGIC; addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0); douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END SSROM; ARCHITECTURE SSROM_a OF SSROM IS -- …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

我刚刚开始学习使用FPGA的数字逻辑设计，并且已经建立了许多项目。大多数情况下（由于我是菜鸟而已），我的设计可以完美模拟（行为模拟），但不能正确合成。 因此，我的问题是“我可以在工作流程中纳入哪些设计步骤，以确保我可以在FPGA上正常工作？” 我希望在两个主要领域提供建议，但这绝对是基于我作为初学者的狭narrow观点，因此欢迎您提出更多建议： 我应该进行所有哪些步骤（查看RTL原理图，合成后仿真等），以学习最佳实践。 在设计逻辑（例如FSM或时序电路）时，应牢记所有注意事项，以避免任何意外的结果。 我正在使用Xilinx Spartan 6 FPGA和Xilinx ISE设计套件进行工作。

9 digital-logic  fpga  design  xilinx  synthesis 

我找到了自己喜欢的FPGA板。它使用Xilinx Spartan 6 LX45。当我查看Spartan 6系列的数据表时，它只说有43661个逻辑单元。这等于多少门？还是其他，我如何从逻辑单元的数量中找出总门数？

8 digital-logic  fpga  xilinx  spartan