FPGA逻辑门数


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FPGA制造商不再使用同等的门数,即使在最手工的营销材料中也是如此。就像代码行或处理器速度的兆赫兹一样,它是衡量设备功能的非常不准确的指标,在​​FPGA市场中,客户明智地采取了充分行动以抑制其使用。

要估算所需的设备尺寸,您需要查看第25页的摘要。您链接的数据表中的2。通常,您可以在设计过程的早期就得到一个不错的主意,即您需要多少个触发器,多少个I / O和多少个RAM。其中一个或另一个通常是决定所需零件大小的关键资源。

如果您不受严格的成本限制,请使用比您认为所需大2倍或更大的设备。这将为您的设计留出空间,使您可以进行功能爬升,并加快了开发速度,因为设计工具无需花大力气就能将设计适应可用资源。

编辑,从评论中提取内容,

您提到您的设计大多没有时脉。

这样做的问题在于,FPGA设计工具依赖于时钟以及由此产生的时序约束来推动综合设计的优化。如果您想在FPGA中进行无时钟设计,原则上是可行的,但是您不会从这些工具(或供应商)那里获得太多帮助,您可能需要寻找一个专门从事此类工作的社区。得到任何支持。

无论如何,您都可以查看《 Spartan 6可配置逻辑模块用户指南》,以了解每个模块中有哪些可用资源。然后将您的设计思维映射到这些资源,以查看需要多少块。这应该足以让您选择合适大小的设备。

例如,您可以在该文档中看到LX45部件包含大约27,000个6输入LUT。每个LUT可用于实现多达6个输入的任意组合逻辑。如果您可以用这种原语表达您的逻辑,则可以估计您的设计是否适合该设备。


嗯,就是这样,我仍然没有开始设计(我的设计直接在逻辑上),因为我打算基于FPGA的特殊产品进行设计。我知道我大约需要> 2.5M个门,那么我将如何找到可以容纳这么多门的东西?
haneefmubarak

真的没有触发器吗?
Photon

好吧,我有一些,但有很多只是SR和其他,而不是JK和
D。– haneefmubarak

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为了获得FPGA综合工具的良好支持,您可能需要考虑调整设计以强调D型触发器-我想有很多其他样式的设计方法,但是FPGA工具集主要面向RTL设计,这意味着很多DFF的。
Photon

1
将FPGA工具设计为主要与时钟逻辑配合使用的理由非常充分。在FPGA中很难设计复杂的组合电路。您可能必须手动放置每个资源,就像未指定时钟一样,综合运行之间的路由延迟可能非常随机。如果您的设计确实不关心传播延迟,那么您就有机会……但是,如果您完全关心这些延迟,那么您可能会感到痛苦而令人沮丧。
darron

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FPGA不仅仅是门(LUT,FF,Block RAM,乘法器等),而且试图弄清楚有多少没有意义。FPGA公司市场部门过去曾抛出过类似的门数之类的数字,等于逻辑单元数量的1.4倍,但我相信他们已经停止了这种做法。

如果您要确定给定的设计是否适合FPGA,则最好在HDL上针对各种尺寸的FPGA进行一些试验综合。


嗯,就是这样,我仍然没有开始设计(我的设计直接在逻辑上),因为我打算基于FPGA的特殊产品进行设计。我知道我大约需要> 2.5M个门,那么我将如何找到可以容纳这么多门的东西?
haneefmubarak

您怎么知道您需要250万门?
Amoch

我开始在小型模拟器中制作一个模块,然后乘以所需的模块数量,增加了一些空间,并四舍五入为两个信号图。
haneefmubarak

不过,您是如何获得门数的?FPGA工具将根据资源而不是门数为您提供使用次数。
Amoch 2013年

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正如@The Photon所说,FPGA及其工具非常偏向于同步设计技术,否则,您将得到较差的结果。归根结底,如果您想为FPGA设计,请使用FPGA工具,而不要使用其他工具。
Amoch

2

用另一种方式来处理它-从其他注释中听起来好像您已经整理了一个模块。将其馈入FPGA工具-即使是免费的工具也可以从综合中估算LUT / BRAM / FF数量。将其乘以您的实例数量,增加一些余量,您就有可用的LUT数量来确定FPGA的大小。

当然,您可能需要针对所考虑的每种类型的FPGA进行此操作,因为每种类型的FPGA都有一些不同的体系结构,就LUT的输入数量以及它们周围的多路复用器等其他支持电路而言LUTS。以及您的电路是否可以利用它...


好吧,如果我能找到一个免费的FPGA工具,可以让我简单地画出逻辑门,然后用它编程一个FPGA,那我就可以了。
haneefmubarak

如果您想进行认真的估算,则可能需要绘制门控图并将其转换为HDL。无论如何,这些天您都必须这样做,以进行任何认真的实施工作。它是一个很大的“意大利面”设计还是具有大量重复使用的层次结构?
马丁·汤普森
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