Questions tagged «synthesis»

如果在VHDL中将整数用于综合信号和端口等，我有点困惑。 我在顶级端口上使用了std_logic，但是在内部，我一直在各处使用范围整数。但是，我偶然发现了一些提到人们说您应该只将有符号/无符号用于合成目标代码的参考。 我已经去了，重新整理了我当前的项目以使用unsigned ...，而且，这显然很丑陋。 使用整数是否不好？有什么问题？该工具将整数映射到什么宽度上是否存在不确定性？

17 vhdl  synthesis 

数字设备传播时间更长的解释吗？例如，与硬件综合相比，软件综合非常慢。

14 analog  software  hardware  synthesis  synthesizer 

在逻辑设计课程中，我们都了解到可以最小化逻辑功能，例如通过使用卡诺图或Quine-McCluskey算法。我们还了解到“ Do n't Care”值增加了最小化的可能性。 例如拿一个注册文件。该write_address和write_data信号时，并不真正重要write_enable信号'0'。因此，应为它们分配“无关”值，以允许在驱动这些信号的逻辑中进行更多优化（即不在寄存器文件本身中）。 为了使综合工具有更多空间进行可能的优化，在VHDL中指定此类“无关”值的正确方法是什么？ 到目前为止，我发现以下可能合适的方法。但是我不确定每个方法的优缺点是什么： 根本不分配信号。这似乎可以工作。但是我发现，当您想定义某种“不做任何操作的常量”时，它是行不通的record，因为需要完全指定记录常量（至少Modelsim告诉我了）。 所述std_logic_1164包定义的值'-' -- Don't care对std_ulogic。看起来这是一个明确的“无关”的语义正确选择，但我从未见过在任何地方使用它（除非在不相关的VHDL-2008 case?构造中）。 Modelsim使用该值'X'显示未定义的信号。但是我不确定综合工具是否将显式'X'分配理解为“无关紧要”。 这是一个过于简化的代码段，用于澄清，其中我已使用初始化了无关信号'-'。 正如你所看到的，信号control.reg_write_address可以有3个不同的值："----"，instruction(11 downto 8);和instruction(3 downto 0);。现在，如果'-'将其解释为“无关紧要”，我希望可以将其合成为2输入多路复用器。如果我使用(others => '0')而不是初始化信号'-'，则该工具将不得不生成3输入多路复用器。 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; package mytypes is type control_signals_t is record write_enable : std_logic; write_address : std_ulogic_vector(3 downto 0); read_address : std_ulogic_vector(3 downto 0); end record; …

11 vhdl  synthesis  optimization 

是否有任何免费或开源的综合工具可将Verilog RTL转换为通用门网表？（由通用NAND，NOR，XOR，D触发器/寄存器等组成。不需要优化。）。如果不是完整的语言，那么如何使用RTL的“有用”子集（不仅仅是Verilog门级网表）？

10 verilog  synthesis 

我知道通过综合工具综合VHDL变量的两种方式： 变量合成为组合逻辑 变量被无意地合成为锁存器（将未初始化的变量分配给信号或另一个变量时） VHDL变量可以通过哪些其他方式合成？（例如：可以解释为FF吗？）

9 vhdl  synthesis  rtl 

我刚刚开始学习使用FPGA的数字逻辑设计，并且已经建立了许多项目。大多数情况下（由于我是菜鸟而已），我的设计可以完美模拟（行为模拟），但不能正确合成。 因此，我的问题是“我可以在工作流程中纳入哪些设计步骤，以确保我可以在FPGA上正常工作？” 我希望在两个主要领域提供建议，但这绝对是基于我作为初学者的狭narrow观点，因此欢迎您提出更多建议： 我应该进行所有哪些步骤（查看RTL原理图，合成后仿真等），以学习最佳实践。 在设计逻辑（例如FSM或时序电路）时，应牢记所有注意事项，以避免任何意外的结果。 我正在使用Xilinx Spartan 6 FPGA和Xilinx ISE设计套件进行工作。

9 digital-logic  fpga  design  xilinx  synthesis