通用的免费Verilog综合工具？

是否有任何免费或开源的综合工具可将Verilog RTL转换为通用门网表？（由通用NAND，NOR，XOR，D触发器/寄存器等组成。不需要优化。）。如果不是完整的语言，那么如何使用RTL的“有用”子集（不仅仅是Verilog门级网表）？

Yosys完全满足您的要求，并支持Verilog-2005的大部分功能。请查看https://github.com/cliffordwolf/yosys-bigsim/上的* / rtl /目录，以获取可以与Yosys合成的示例。

披露：我是Yosys的作者。

Icarus Verilog是OSS工具，非常方便，甚至具有模拟器。 http://iverilog.icarus.com/

它是Verilog仿真和综合工具。它用作编译器，将用Verilog（IEEE-1364）编写的源代码编译为某种目标格式。对于批处理模拟，编译器可以生成称为vvp程序集的中间形式。为了进行综合，编译器以所需格式生成网表。适当的编译器用于解析和阐述写给IEEE标准IEEE Std 1364-2005的设计说明。

Icarus Verilog尚在开发中，并且由于语言标准也不是一成不变的，因此可能会一直保持下去。那是应该的。但是，我会不时发布稳定版本，并将努力不撤消这些稳定版本中出现的任何功能。

主要移植目标是Linux，尽管它可以在许多类似的操作系统上很好地运行。各种各样的人为各种目标贡献了预编译的稳定发行版二进制文件。这些版本是由志愿者移植的，因此可用的二进制文件取决于谁花时间进行打包。Icarus Verilog已作为命令行工具移植到了“其他操作系统”上，并且有一些安装程序可供没有编译器的用户使用。您也可以使用免费工具完全编译它，尽管已经预编译了稳定版本的二进制文件。

我认为HDL Analyzer和Netlist Architect（HANA）可以最好地满足您的需求：https : //sourceforge.net/projects/sim-sim/files/它几乎支持全部Verilog 1995-2001构造。它以Verilog格式的通用门生成输出。您也可以指定要映射的技术库。它具有自己的库格式。