FPGA固件设计：太大太大了？

我有一个特别大的信号处理转换，需要从matlab移植到VHDL。它绝对需要某种资源共享。经过一点计算，我得出以下结论：

• 512英尺64点
• 41210乘法加法运算

考虑到最大的Virtex 6 FPGA具有约2000个DSP48E块，我知道我可以共享资源以便多次重复使用资源。执行时间并不是真正的问题，就FPGA而言，处理时间可能会花费相对较长的时间。

查看资源使用情况，使用radix-2 lite架构可获得4dsp块/ FFT操作= 2048个DSP块，总计约43k。最大的Virtex FPGA具有2k块，或20个操作/复用器。

显然，将如此大的多路复用器包括到织物中也将占用很多片。在哪里可以找到该限制的上限？我无法无限地共享FPGA资源。41210乘数是否太大？我如何计算太大的东西？

我还查看了其他资源（切片，布拉姆斯等）。Radix-2 Lite还提供4 x 18k brams / fft = 2048 brams，最大的Xilinx FPGA包含2128 Brams。非常临界。我担心我的设计太大了。

更新：

有关设计本身的更多信息。我无法详细介绍，但是我可以提供以下内容：

Initial conditions -> 512 ffts -> 40k multipliers ---------|----> output data to host 

                 ^------re-calculate initial conditions----|

输出数据速率规范：“比Matlab模拟更快”

明智的计算，这就是我的位置：

FFT阶段：简单。我可以实现1/2/4/8 FFT，将结果存储在SDRAM中，然后再访问。相对较小，即使花费很长时间也没关系。使用radix-2 lite，我可以获得2个DSP48E和2个18k BRAMS / FFT。流提供6个DSP48E 0BRAMS / FFT。无论哪种情况，就FPGA资源而言，64点FFT都很小。

乘数：这是我的问题。乘法输入来自查找表或FFT数据。它实际上只是一大堆乘法加法。没有太多可优化的地方。不是过滤器，但具有类似于过滤器的特征。

考虑到FPGA上的资源共享，数学计算如下：一个LUT-6可用作4路复用器。N路M位多路复用器的公式如下：

N*M/3 = number of luts, or N*M/12 = slices (4 LUTS/slice).

为我的实现整理数字并没有取得好的结果。90％的virtix-6系列没有足够的切片来共享其DSP来执行40k运算。

我想知道是否还有另一种看待问题的方式？

估算512个FFT操作（每个64点）和42k MAC操作的估计...我想这是算法一次通过所需要的吗？

现在，您已经发现一个使用4个DSP单元的FFT内核...但是每个FFT需要多少个时钟周期？（吞吐量，而不是延迟）？假设是64，或每点1个周期。然后，您必须在64个周期内完成这些42k Mac操作-也许每个周期1k MAC，每个MAC处理42个操作。

现在是时候更详细地研究算法的其余部分了：不是识别MAC，而是识别可以重用的高级操作（过滤，关联等）。为这些操作中的每一个构建核心，并具有可重用性（例如，具有不同可选系数集的滤波器），很快您会发现相对较大的核心之间需要相对较少的多路复用器...

另外，是否有可能降低强度？在某些情况下，需要循环乘法才能生成二次方（甚至更高）。展开它们，我可以不乘而迭代地生成它们：那天我在FPGA上构建差分引擎的那一天，我感到非常高兴！

在不了解应用程序的情况下，我无法提供更多详细信息，但是某些此类分析可能会使某些重大简化成为可能。

另外，由于听起来好像您没有确定的平台，因此请考虑是否可以在多个FPGA上进行分区...看一下该板或该板，它在一个方便的平台上提供多个FPGA。他们还有一个带有100个Spartan-3器件的电路板...

（ps，当软件专家们解决了另一个问题时，我感到很失望-我认为那里至少是适当的）

编辑：重新编辑-我认为您已经开始到达那里。如果所有的乘法器输入都是FFT输出或“非滤波器”系数，您将开始看到需要利用的规律性。每个乘法器的一个输入连接到FFT输出，另一个输入连接到系数ROM（实现为常数数组的BlockRam）。

通过相同的FFT单元对不同的FFT操作进行排序将自动对经过此乘法器的FFT输出进行排序。现在，将正确的系数排序到其他MPY输入中仅是在正确的时间组织正确的ROM地址的问题：这是组织问题，而不是MUX的头疼问题。

关于性能：我认为Dave Tweed过于悲观-FFT进行n * log（n）次运算，但是您可以选择O（n）蝶形单位和O（logN）周期，或者O（logN）单位和O（ n）循环或其他组合以适合您的资源和速度目标。一种这样的组合可以使FFT后的乘法结构比其他组合简单得多...

如果这个问题没有严格的实时约束，而且听起来好像没有，您只是希望它“更快”运行，那么似乎可以在一个或多个GPU上加速。有几个软件库使这成为一个相对简单的命题，比直接使用定制FPGA硬件要容易一个数量级。

只需使用Google的“支持GPU的库”或“ GPU加速的库”即可上手。

可以使用专用硬件或FPGA（甚至CPLD）来大大加快某些数学运算的速度。尝试设计硬件（电路或FPGA逻辑）以加速数学运算时，要记住的关键是确定数据进出设备的顺序。具有高效I / O布局的设备可能会比具有低效布局的设备提供更好的性能，即使后者需要更多的电路。

我没有尝试过为FFT设计一种硬件辅助设计，但是我看到的是大型乘法运算的硬件辅助（可能用于RSA加密）。许多微控制器，甚至那些具有特殊快速乘法硬件的微控制器，在这种操作中效率都不是很高，因为它们需要大量的寄存器改组。即使硬件本身不那么复杂，旨在最小化寄存器交换的硬件也可以通过多精度乘法运算获得更好的性能。例如，与一次可以执行8x8乘法的硬件相比，可以一次执行两个位的流水线16xN乘法（移入multiplcand的两个低位，然后移出结果的两个高位）的硬件可能会获得更好的性能，即使前者可能需要较少的电路（并且通过流水线，具有较短的关键数据路径）。关键是要弄清楚必要代码的“内部循环”是什么样子，并弄清是否有任何效率低下的问题可以轻松消除。

我们执行时间有多少问题？

这似乎确实是一种情况，您应该真正实现软MCU，具有集成硬MCU的FPGA甚至是单独的MCU器件，并序列化所有操作。

假设您有执行时间，则在软件中进行FFT不仅容易调试，而且设计也可能容易得多。