SPI总线终止问题

我一直在一个OMAP Linux SPI主设备与6个SPI从设备外围设备（5个A / D转换器和单个磁力计）交互的项目中进行工作。

我可以设置SPI时钟频率，并尝试了50 kHz，100 kHz和1MHz。

我附上了一个接线图/电路板图，显示了SPI主设备和所有外设的长度。在我的实验案例中，与主机之间的SPI总线长度（所有导线长度）约为970mm。

我发现的问题是，当我在总线上添加更多其他外围设备时，与1个外围设备的通信失败。即使通讯通过总线远端的磁力计，与另一侧的A / D转换器的通讯也会失败，直到卸下磁力计线束根，然后A / D部分恢复。

我在这里做了一些阅读： SPI总线端接注意事项， 以及： 短距离板对板通信

建议将RC LPF放置在靠近任何驱动节点的位置，因此SCLK和MOSI分别位于主机侧和我的6x MISO / SOMI信号中的每一个。我已经看到针对具有47pF / 27R RC网络的USB采取的类似方法。我的意图是在我的电路上尝试此操作，以减少快速的〜100nsec边缘跃变。

这是添加RC LPF时遵循的正确程序吗？这似乎真的很动摇，是否有更好的做法？我看到了TI的一份应用笔记，他们在讨论如何将SPI扩展到更长的总线距离，这是一个合适的解决方案，还是我的问题仅仅是高速边缘过渡产生的高频谐波之一？ http://www.ti.com/lit/an/slyt441/slyt441.pdf

谢谢，尼克

没有所有的细节很难回答这个问题，但是这里是一个普遍的问题，我认为这可能也是该站点更有用的答案。

多节点网络应该始终被模拟。他们是如此难以预测。大约花了3分钟时间，您的设计才可能不是最佳的。

这是从主设备到所有从设备的时钟的仿真设置（值只是粗略的估计，如果您在构建任何东西之前就这样做的话就是这种情况）：

以及生成的模拟图（我们忽略什么是什么，单位等，因为显然不值得构建）：

首先想到的是所有输入的菊花链和一个简单的并行终端。如果需要，可以采用掠过方案。在模拟设置中如下所示：

结果图看起来好多了：

如果您可以忍受戴维宁终端的功耗增加以及各种设备的时钟输入上的电压摆幅减小的问题（……（只有您知道实际的限制）……）那么这种变化实际上值得建造。

还有其他可行的解决方案，但关键是要了解多节点网络不容易预测。在您进行构建之前，这里进行的5分钟仿真可以节省大量时间。不幸的是，这种类型的模拟器并不便宜。

我在这里使用Cadence SigXplorer。通常免责声明适用：我确实在讲授信号完整性课程，并且经常获得这些课程的Cadence或Mentor赞助商软件许可。