糟糕：屏蔽电感器非常靠近晶体。问题？

我的设计可以很好地在我手工组装的两块板上工作，但是来自本地装配厂的板有一半以上是不良的。

我已将最常见的故障模式追溯到从处理器到以太网PHY的不稳定参考时钟。我猜在某些情况下PLL无法正确锁定。

我发现的唯一事情（可能是一件大事）是，为了缩小面积，我最终以某种方式最终使用了24MHz的系统时钟晶体（该晶体被馈送到PLL以作为以太网参考时钟） ）-非常靠近DC / DC转换器的屏蔽电感器。屏蔽电感与晶体成45度角，但一个角位于晶体侧面20密耳之内！哎呀

现在，我已经可以将这个晶体移到约160密耳的距离，这是我不做任何严重返工就可以做的最好的事情。我已经在处理器的布局笔记中看到一个布局示例，该示例似乎显示晶体距离电感器约100密耳（DC / DC集成在此处理器封装中），所以我认为这是可以的。评估板将它们分开约250密耳，但是看起来距离并不是该设计的重要因素（尽管可能是这样）。看起来这两个组件都很方便。

目前我最关心的是...我是否解决了这个问题？来自屏蔽电感器的20 mil晶体可能会引起问题吗？奇怪的是，到目前为止，我有6块板表现良好，而大约5块板具有此参考时钟PLL问题。我不确定为什么不是所有的电路板，除非这是各个公差的总和。

我可能在这里遇到更大的信号完整性问题……但是，处理器布局（DDR2内存）中要求更高的部分似乎表现良好。那里或其他任何地方都没有委员会显示出任何问题的迹象。

我遇到麻烦的最可能原因是当地的装配车间。我对我从董事会获得的信任度非常低。我发现了很多错误。自从更换晶体以来，一个板就一直在工作...我没有看到示波器的任何振荡，但是在显微镜下，它肯定似乎具有连通性。但是，更换晶体对其他任何板子都无济于事。

我只是希望我在下一个董事会修订版中遇到一个具体的固定问题，而不是一堆“现在可能会起作用” ...

这是前后的图片（Y上的晶体比其足迹小一些）：

我的猜测是电感器可能不是导致故障的主要因素。我说这是因为它是电感器，因此会产生磁场。晶体中的石英不是特别磁性的。其次，请注意，电感器是屏蔽的，因此外部泄漏场应很小。晶体输出仍然具有很高的阻抗，并且感应可能会串联一个小的电压。如果使用正确的负载帽正确驱动晶体，这应该很小，不会有太大问题。

我会仔细观察晶体电路。这听起来像是您使用的驱动器级别设置太低或负载上限不正确。数据手册说晶体的负载电容需要多少？两侧各有几号？如果要与各种晶体一起运行，则驱动晶体的芯片可能具有不同的驱动级别设置。在24 MHz时，您几乎可以肯定应该使用最高的驱动级别选择。

用高阻抗探头查看晶体驱动器输出引脚（晶体的输入）。那应该是一个好的强烈信号。可能是看起来有点圆角的方波，也可能是近似正弦波。它应该是几伏特pp，通常是电源电压的一半或更高。仔细检查频率，以确保它不在谐波上运行。如果是，则表明一个或两个负载盖未连接或太低。然后看晶体输出。那应该是一个很好的24 MHz正弦波，至少为伏特pp，最好多一些。当将示波器探头放在水晶引线上时，仪器突然工作正常吗？如果是这样，它又会丢失，损坏或不正确的负载上限。