如何改善该以太网差分对？

这是我的第一个100 Mbit / s以太网项目（我正在做这件事，以了解有关差分信号的更多信息）。

在这种情况下，我做了两件事，我不知道是好是坏。

一种是在信号变压器下方布线。它只有一点点在边界上，但是我没有找到其他方法来路由它，没有使用过孔来交换对。

你怎么看？最好使用过孔（和阻抗不匹配），或者将布线布置得如此靠近电感器？

另外，我尝试了KiCad中的差分工具，并且将两对都匹配到相同的长度（否则，一条轨道长约6毫米）。这是以太网的好习惯吗？

这是现在捕获的PCB：

这是我正在使用的示意图。它使用lan9512参考原理图。老实说，我不知道设计中的阻抗。我不确定是否必须使用50欧姆或100欧姆。

我包括了双面PCB，FR4 1.6 mm高和1.6 oz铜（35 µm）的阻抗计算

如您所见，轨道为0.8毫米！-太大了。

这是最终版本。以1.6毫米，0.16毫米的间隙进行跟踪（在我便宜的PCB供应商中最小）。

谢谢大家参加这个宝贵的大师班。我会读很多关于差分对的文章。

如果我建议如何路由，我会提出更多类似的建议：

关于阻抗：您显然需要100欧姆的差分，这与50欧姆的单线相同。您必须使用一些“阻抗计算器”（例如：https : //www.eeweb.com/toolbox/microstrip-impedance）。介电层厚度取决于您的PCB设计。铜的厚度通常为35 um，对结果的影响很小。迹线宽度和迹线间隔对于RF设计确实很重要。

关于长度匹配：这并不像人们想象的那么重要。100MBit以太网使用125 MBaud / s的符号速率，每个符号的长度为8 ns。与此相比，不同的10 mm布线长度会导致30 ps的偏差（铜走线中的信号速度大约是光速的一半），或者小于0.5％。尽管这会稍微减少在接收器上出现位错误的余量，但影响可以忽略不计。

我宁愿专注于（大致）提供正确的阻抗。无需使用更昂贵的阻抗控制PCB，最佳的经验法则是：两条走线之间的距离应与其宽度相同，到下一个接地层的距离应比两条走线的宽度稍大。例如150um的走线，150um的间隙，200-400um的接地层（在4至8层PCB上是典型的）。

以您的电路板看到的长度和速度，可能不会有太大的不同。在只有50MHz带宽的100Mbit时，长度匹配迹线通常不会成为问题，直到长度差异成为波长的有意义的一部分（在50MHz时为6米，甚至9次谐波仍超过半米）。我不会担心。