为什么旧的PMOS / NMOS逻辑需要多个电压？

为什么旧的PMOS / NMOS逻辑需要多个电压，例如+ 5，-5和+12伏？例如，旧的Intel 8080处理器，旧的DRAM等。

我对物理/布局级别的原因感兴趣。这些附加电压的目的是什么？

_{是的，这个问题与35年前使用的东西有关。}

8080使用仅nMOS的技术（无CMOS = pMOS和nNMOS）。仅当使用nMOS（或pMOS）器件时，您可以选择两种方式来构建逻辑反相器单元（请参阅本文档的 6.6章，我的回答主要是借用此源代码）：

1. nMOS晶体管和上拉电阻。简单，但在IC上不好，因为电阻会占用硅板上的很多空间。

2. nMOS晶体管和第二个饱和的nMOS晶体管代替上拉电阻。不错，但是高电平输出电压将保持一个比电源电压低一个阈值电压V _GS。（注：v _GS，第一个FET的栅极与源极，将间电压刚接通FET）。

3. nMOS晶体管和第二个非饱和（=线性）晶体管代替上拉电阻。高电平输出电压将一直摆动到V _DD，但这是以附加电压V _GG的额外成本为代价的，其中V _GG  > V _DD  + V _GS，th。这就是采用+12 V电源轨的原因。

4. 具有第二个耗尽型n型晶体管的nMOS晶体管代替负载电阻。不需要额外的电源轨，但是由于需要在同一芯片上制造两个不同掺杂的晶体管，因此该技术更加复杂。

看起来8080使用的是选项3。

负轨（-5 V）的原因可能是共源共栅配置所需的偏置。这将以增加供电轨为代价提高开关速度。我只能在这里猜测，因为我没有发现任何消息告诉我8080确实使用了级联连接的阶段。覆盖级联将是另一个故事。此配置用于线性放大器，逻辑开关，电平转换器或电源开关。

这是我在（德语）维基百科上发现的“耗尽模式” NMOS NAND门电路的示例：

上部晶体管用于耗尽模式，以提供接近电流源的负载并平衡上升和下降时间。由于早期MOS技术的较高阈值电压，可能需要12 V电源为负载电阻的栅极提供适当的偏置。-5 V电源可能已被用来偏置所有FET的背栅（或衬底节点），以使其处于所需的工作状态。

我将其作为Wiki的答案，是因为我所说的只是猜测而非事实，而且我敢肯定，有人可以改善或纠正我。

几年前，我为12伏NMOS技术进行了设计。它使用饱和的n沟道晶体管进行上拉。如先前的贡献者所述（此答案中的列表项目2 ），这将输出电压限制为比VDD低一个Vt。5伏电源用于与TTL接口。-5V电源用于偏置衬底并使Vt达到有用值。如果没有偏置电压，则Vt约为0V。

简短的答案是，您需要研究合适设备的电路布局以查看设计，并由此可以找出原因。

我的直觉是该设计要求与5v TTL接口，但该设备本身无法在此电压下工作，确切地它如何工作需要研究一个合适的例子。

说起来容易做起来难，因为我在网上找不到很少的细节。

我发现的确是关于8008的大量信息，它比8080早了几年，其中包括部分原理图，您可以在这里找到。

http://www.8008chron.com/Intel_MSC-8_April_1975.pdf

看看第29页和第30页（这些是pdf的页码，而不是手工扫描的手册），如果想了解它的物理结构，甚至还有第5页。

您可以在此处找到更多信息。

http://www.8008chron.com/intellecMDS_schematic.pdf

我没有直接回答这个问题，因此我不希望有任何悬赏，但是我希望它能为您指明正确的道路。