回答：

布局没有什么大不了，事实证明，当与我们使用的PHY IC配对时，以太网变压器的插入损耗超出规范0.2dB。

题

千兆以太网的PCB布线是否有明显的错误？

千兆以太网具有许多设计约束，由于PCB上组件的布局，有时无法遵循所有设计规则。执行千兆速度并馈入POE电源需要此设计。

它还必须通过FCC EMC / EMI和ESD测试。

我已经阅读了几乎所有可用的应用笔记（TI，Intel..etc）。据我所知，我已尽我所能地跟随他们。迹线以差分对的形式布线，并具有最佳的间距以防止串扰。每段最少使用2个通孔/桩。它们尽可能地对称，并且后磁对每对都匹配在1.25mm之内，预磁对它们在2mm之内匹配。走线在最底层布线，以避免跨越多个电源平面作为参考。

但是，这种设计提出了一些挑战，我对此缺乏经验，无法评估。即，您何时选择违反设计规则，以及在多大程度上可以摆脱设计规则。

特别

1. RJ45和Magnetics必须原样放置。从RJ45到Magnetics的走线长度匹配在2mm以内，并且全部以差分对的形式放置。但是，这有点混乱-这会导致GBE性能出现问题吗？
2. 由于限制因素，磁性元件下面有两个中心抽头走线（对于POE）-这会成为EMI问题吗？（应用笔记建议避免在磁性材料下方的区域）
3. 后期磁学有两个要警惕的特性-晶体振荡器和变压器（在切口中），这可能会增加信号的噪声，如何避免这种情况？
4. PHY端的VIA / Stub是否以可接受的方式布置？

我缺少此布局的明显缺陷吗？

想到的事情：

• 通常，您会将PCB走线建模为传输线，其传输线在顶部和底部具有完全相同的特性。这样，您将过孔放置在走线的长度上并没有多大区别。因此，与其让这些“看起来像笨蛋”的过孔彼此相邻，不如让它们足够偏移以使它们保持在迹线中间
• R51，C5最好也位于顶层
• 我不知道您的xtal或CPU的频率，但是有可能不会给125 Mbaud的千兆以太网留下深刻的印象:)但是，如果您担心耦合，则可能需要考虑使用经典的星型-就像是多个地平面架构。我认为这不是必需的–千兆以太网网络PHY在2016年并不完全处于前沿，因此即使受到一些干扰，它们也应该可以工作。
• 仅看一下我所看到的布局部分，我想说的是，如果仅将PHY旋转90°，布线可能会更容易-但这可能会破坏PHY“处理器端”的复杂性发挥作用。
• 我认为您的RJ45磁铁布局还可以；我可能很懒，只是将两个差分对从连接器的插针引到变压器右半部分的“向下”，而将左半部分“向上”布线。但是，如果您只应该从一侧访问磁性垫，那将不会使您从与另一对交叉的那一对中省钱（除非您在相邻的RJ45引脚之间安装两条走线...）。拓扑并不总是您的朋友：/

$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$

我主张对任何高速信号进行单层路由。

GigE轨道在磁性侧参考为接地，但在PHY侧参考功率层。为了避免使用拼接电容器，您可以将电磁电源（显然已连接到一些去耦器）移动到第4层，然后将GigE全部布线到第1层；没有通孔的话，就不会有不连续的现象，但是从磁性层到PHY的参考层一直都是坚固的，这可能需要一些工作。

也就是说，单层布线还有另一个优势：阻抗控制板中两个不同层的阻抗永远不会匹配100％。这意味着即使使用缝合盖，在图层更改时也会有反射（虽然不大，但会存在）。在典型的PCB上，两个不同层的阻抗相差10％左右，假设完美的返回路径，反射系数刚好超过9％。

或者，您可以在第2层的地面上使通孔和以太网轨道存在于第1层上，但仍需要缝合通孔，以使参考层从第3层变为第2层。

我为您拍摄了照片，以显示它们的去向：

这不会改变您会有一些不连续性的事实，但是可以将其保持在最低水平。缝合通孔提供了参考层之间的短路径；如果它们不存在，则返回路径将需要找到返回电流遇到的最近点-距离越远（达到特定限制），不连续性就越大。

通常，我尽量不要在磁性下放置任何东西，但是由于您的走线显然被接地层屏蔽，因此我认为这些都不是主要问题。