您现在使用VHDL吗？

我是一名电气工程专业的学生，​​正在研究称为VHDL的硬件描述语言。我在Google上搜索它以寻找IDE（我在Mac上），但是这种语言似乎已经死了。

所以这是我的问题：在我作为电气工程师的未来工作中，VHDL对我有用吗？你在用吗？

更新：谢谢大家的回答，我的第一印象显然是错误的。

我只使用VHDL。它距离死亡还很远。几年前，使用VHDL或Verilog（充其量是轶事证据）的人之间的比例似乎是50/50，但我怀疑此后它已经发生了很大变化。

VHDL的最新版本是“ VHDL-2008”，就语言标准而言，它只是昨天。

如果您打算使用可编程逻辑（例如FPGA，而不是MCU），则必须知道VHDL和Verilog这两种语言。作为一名学生，您可能必须既学习又使用又要接受两者的考验。尽管那是很久以前的事，但对我来说确实是这样（我只修了几门ASIC设计课程）。

VHDL或Verilog可能更适合您。我对Verilog有个人偏爱，但同时了解两者会有所帮助。

作为未来的工程师，如果可以同时使用Verilog和VHDL，则在使用FPGA（及类似技术）进行设计时，获得成功的机会大约会翻倍。

除了个人喜好，您应该尽量使选择与您无关。语言只是实现目标的一种手段，本身并不是目的。认为自己很幸运，那里只有两个大型HDL。如果您是计算机科学家，则必须学习许多完全不同的编程语言家族，并且能够在数小时内学习一种新语言，并在几天之内了解其成语。

除了：编程语言（用于控制Turing Machine的操作）和硬件描述语言（用于控制硬件的配置）是完全不同的东西，尽管大多数HDL的结构要么使它们看起来像编程语言，要么使它们成为程序设计语言也。如果这令人困惑，那就接受您不能用VHDL编写计算机操作系统的方法，就像您不能以C语言描述 RISC CPU一样。

VHDL并不是一门废话。您的问题是您正在寻找在Mac OS X上进行VHDL编程的工具。不幸的是，在Mac上进行体面的HDL（Verilog或VHDL）编程的选项很少。我知道的唯一真实选项（真实是相当灵活的形容词）是Icarus Verilog Simulator。

我选择的另一个实际选择是引导Mac并以这种方式选择基于Windows或Linux的工具。

是的，我每天都使用VHDL。 以及C ++，C，Matlab和Python。不太频繁，我也使用TCL，Perl，Makefile，Bash脚本，甚至CMD脚本（aagh！）

VHDL绝对没有死。它与Verilog语言（或更确切地说，与Verilog的Sucessor SystemVerilog）竞争。

我的理解是，无论出于何种原因，VHDL一直是FPGA设计中更通用的语言，而ASIC设计则相反。

这些语言在语法上有很大不同，但在语义上足够相似，以至于出于设计目的它们几乎可以互换。因此，它主要取决于所使用的组织。

现在，与编程语言（VHDL和Verilog是HDL（硬件描述语言），而不是编程语言）相比，没有多少值得的免费工具。最好的工具通常是昂贵的商业产品（尽管它们通常提供免费的学术许可）。

我曾经使用VHDL，因为那是我在学校教的。我现在使用Verilog的原因很简单，因为它是大多数开源FPGA / HDL工具（如YOSYS，IceStorm，PrjTrellis等）支持的唯一语言。我有一台Mac，因此我既要使用Xilinx，Altera也不应该使用开源FPGA编程器和编译器。莱迪思发布了他们的OS X工具。一个人可以使用Wine，但是我发现开源工具要快几个数量级（更不用说它们是免费的了）。

最后，使用Verilog的最大理由是Verilator工具。Verilator允许您将Verilog编译为C代码，并在字面上实例化计算机上可以与其他库进行通信的硬件。我在HDL中进行卷积网络设计，所以这意味着我可以将python推入数据到我的虚拟FPGA并接收回图像。我什至听说过疯狂的事情，ZipCPU的创建者在他的虚拟FPGA上加载数据并与数据流进行交互。不幸的是，Verilator仅支持verilog-确实如此。

除此之外，我的嵌入式系统教授说，VHDL从一开始就在教育和政府用途方面很受欢迎，因为它从一开始就是开放标准。在关闭10年左右后，verilog最终以开放标准发布。到这个时候，VHDL已经留下了自己的印记。

我会说其他的答案，说VHDL还没有死。它是您设计FPGA时可以选择的两种语言之一。如其他答案所述，Verilog是您唯一的其他选择。到目前为止，我只在使用VHDL的地方工作（这似乎是区域性的，将使用哪种语言）。如果您想使用任一工具进行设计，我建议您选择Xilinx的XST套件或Altera的Quartus套件。

如果您希望更好地了解VHDL是否还存在，请尝试搜索一些求职网站，例如dice.com，monster.com或确实为vhdl的网站。您会发现它比标准C / C ++编程更具优势，但是非常理想。

我曾在Intel和Qualcomm以及多家国防工业公司和初创公司使用过VHDL。

高通公司用于手机的MSM芯片是用VHDL编写的。我同意其他海报，但它似乎是地区性的。

电气工程是一个广阔的领域，例如，如果您决定专门研究RF，则可能最终不需要Vhdl。但是，如果您要进行数字硬件和/或Fpga设计，则将需要VHDL或Verilog以及其他一些脚本语言，如TCL，Perl，Python和Matlab。无需太在意VHDL和Verilog之间的选择。它们只是表达您的设计的一种语言。数字设计的基本原理保持不变。

正如其他人所说，VHDL和Verilog用于描述数字硬件设计。然后，代码由“综合”工具处理，该工具生成逻辑，该逻辑应实现我们描述的硬件，基本上形成网表。

VHDL在欧洲更受欢迎，而Verilog在美国更受欢迎。但是，最好两者都学习。在一份赠与工作中，您通常只会使用其中之一。但是，可能必须读取其中的任何代码。

我已经当了几年工程师，并且看到在所有情况下都使用VHDL。我是从英国来的。

争论的主要点是，由于这些年来设计变得非常复杂，因此我们需要新的方法来进行设计验证。在这里，我们使用仿真来证明我们的设计能够按预期进行。这是设计周期中最关键的阶段，也是花费最多时间的阶段。

许多年前，创建了一种称为SystemVerilog的语言，以向Verilog添加强大的功能，然后可以将其用于改进设计的设计验证功能。SystemVerilog中包含Verilog等。SystemVerilog是HVL（即硬件验证语言），而Verilog和VHDL是HDL（即硬件描述语言）。这使VHDL看上去比Verilog更弱，因为如果要使用一种语言和软件来编写复杂的设计并使用诸如受约束的随机激励生成和基于断言的测试平台之类的复杂技术来验证它们，他们将不得不选择SystemVerilog并放弃VHDL。但是，最近已经创建了一种称为OSVVM的方法，该方法利用VHDL-2008来实现SystemVerilog中与VHDL中相同的功能。

此时，您既可以学习又可以安全。

我不得不说VHDL快要死了。原因：

1. EDA尚未完全支持vhdl2008。现在是2018年
2. 图书馆还可以。但是，如果您想要精美的功能，那就太难了。例如，关于ieee_proposed互联网的问题太多了。文件IO太疯狂了。
3. 我喜欢严格的样式，但是它不应该造成麻烦或多余。v2008使它变得更好，但EDA尚未完全支持它。因此，我仍然使用v93。
4. SystemVerilog域验证。

我知道在RTL设计方面，有些公司将SV的优先级高于VHDL。因此，对于初学者，只需学习SV。

VHDL是魔鬼的语言。所有商业行业和西海岸军事都使用Verilog。只有东海岸的古老恐龙军事公司（例如BAE）才使用VHDL。使用Verilog和VHDL时，打字量减少了50％。现在您开始看到东海岸的军事公司最终破产并采用了Verilog。您听说过System VHDL吗？VHDL最终将像软件语言Ada一样被淘汰。