（这个问题是我在这里遇到另一个问题的结果。）

我通常对在模拟或数字IC的所有电源引脚附近使用去耦电容器都持谨慎态度。如果可能，我还将在PCB设计中使用电源和接地层。通常，我尝试使用“良好实践”来获得可靠的稳健设计。而且，据我所知，我已经成功了。

问题是，不充分耦合的指标是什么？假设我决定在微控制器或CAN收发器或其他设备的电源引脚上不包括旁路电容。

有一些明显的指示器，例如微控制器自发复位，但肯定还有更细微的问题，我什至可能看不到，或者可能不是由于去耦不足引起的。

症状是，在大多数情况下，一切都会好起来的，除非有时不是。这可能取决于数据，并且很难重现。

想想发生了什么事。一些芯片突然增加了当前的需求。这导致其即时电源电压下降到无法保证正确操作的水平。即使没有，电源电压的快速变化也会造成麻烦。

很难预测出该故障到底是什么，以及在什么电压阈值或发生电压导数的情况下。数据线可能会以错误的状态临时解释。触发器可能会被翻转。你不知道 无论发生什么，都是温度的函数，甚至是模具加热不均匀的情况。尝试从一个测试准确地复制到下一个测试。

所以最重要的是事情会变得片状。也许。有时。

根据所使用的电路和所用的IC，您遇到的问题将有很大的不同。我认为您最好的选择不是寻找电路的特定问题行为，而是直接检查示波器上尽可能靠近IC引脚的电压Vcc-GND。

在运行期间，您应该看到一条扁平线（纯直流电压）。如果产生波纹，则表明您的去耦是不够的。您必须注意电路可能处于的所有状态以及长时间的电压。例如，在数字传输期间，波纹可能会周期性出现。另外，即使PCB上的所有IC都位于同一电源总线上，也必须重复此测量。

纹波的频率非常重要，因为它将告诉您要衰减该特定纹波需要哪种电容器。例如，用铝电容器可以很容易地滤除低频纹波（低于1 kHz），而用薄膜电容器或陶瓷电容器可以更容易滤除高频纹波（100 kHz或1 Mhz）。

纹波的幅度将使您了解去耦电容器必须为多少法拉。

我认为这种方法是最好的方法，以确保您的电路不会受到不良的去耦影响，而不是寻找奇怪的/不一致的电路行为。

我有一个更简单，更简短的答案：

当您的能力不足时，您会遇到各种奇怪的问题，这些问题通常互不相关，乍一看似乎无法解释。

这个答案包括4个部分：抖动，电源门驱动器，ADC和dataeye / PAM建立。

您的抖动规格将无法实现，并且音频播放会“嘈杂”。您的相位噪声（即抖动）将无法实现，并且您的无线链接甚至可能无法同步；您的误码率或误包率将是不可接受的；您的双工无线链路（打算允许并发发送和接收）将被取消设计，因为发射机近距离相位噪声将直接进入为接收机规划的频谱部分。

对于GND和VDD较长的电源驱动器IC，期望电源轨最初塌陷，然后向上振荡，远高于VDD。在5伏或10伏的情况下，在非表面安装Cbypass或没有接地层的情况下给定3cm的导线。

^{模拟该电路 –使用CircuitLab创建的原理图}

因此............自毁是非本地旁路电容器的结果。

谐振电路是引线电感，而片上C_well_substrate比PCB Cbypass小得多。

关于运算放大器和ADC：您的测量结果将显示广泛的CODE SPREAD。您的运算放大器Vout将永远不会稳定下来，因为它们的VDD会在高频振铃并直接出现在OpAmp的Vout上，并由ADC数字化。

您的DataEye会抖动，嘈杂，顶部不平坦，从而消除了内部符号干扰，因为VDD从不安静，从未稳定，并且VDD纹波直接通过OpAmp到达信号，因为OpAmp在高电平时具有0dB PSRR （电容引线振铃）频率。

供应质量，信号完整性和误差幅度！

如果您已经了解DVT的含义，并且在设计规范上执行了严格的DFM，DFT和DVT，则可能要考虑在设计验证测试计划中添加敏感性测试。这包括：强制电源电压达到+/- 10％的极限，并更改晶振频率的+/-极限，以查找功能错误（也称为Schmoo图测试）。-对高/低温度和高％RH进行相同操作，同时在芯片上使用环路注入1A脉冲噪声，以寻找无法抑制耦合噪声的具有高阻抗源的高阻抗走线。
-您可以嗅探电路板，并使其探针接地线短接至尖端，然后以最大灵敏度查看频谱分析仪或示波器以查找噪声，然后使用来自1安培DIY脉冲发生器的类似尺寸环路将噪声注入，以查找功能问题。

就像预测玻璃何时会破碎一样，模拟世界中的二进制系统可以完美工作直至崩溃。

为了了解出现症状错误的余地，人们必须了解噪声的来龙去脉。

可以精确测量噪声并确定误差范围。

• 来源：通过传导，感应或C耦合
  • $V=Ldi/dt$$I_c=CdV/dt$$t_R$$t_D$ 在轨道上。

    • 接地框架的ESD也是EMI，它会随着地面偏移或信号干扰而耦合。

• 目的地：通过传导，感应或C耦合
  • PSRR：每个栅极都有一个线性区域，但与带有电流源偏置的运算放大器不同，电源噪声抑制比是非线性的，并且仅在开关期间当Nch和Pch驱动器均处于活动状态时才至关重要，不仅会从任一电源轨注入噪声，还会从任一个轨道到输出。发送与接收器之间的差分电源噪声意味着峰值过渡时间点的阈值发生了变化，该阈值确定了多个过渡是否可能通过门。当开关完全导通时，磁道阻抗/电抗可能远高于驱动器阻抗，对于不同的电压逻辑系列，驱动器阻抗在22至33或50 +/- 20％欧姆之间变化。（旧版CD4000系列> 300欧姆）

由大信号环路感应的电流，而不是通过附近的Cap分流至Vss：Vdd平面（低电感平面）

我们可以将所有二进制通信结果预测为具有概率函数或误码率的模拟信噪比SNR。（BER）。

• 那么逻辑的SNR是多少？

  • 40dB好（<1％Vpp），30 dB中等，20 dB差（10％Vpp）

• 任何逻辑信号都有误码率吗？
  • 是的，但是它通常非常大，直到您不遵循电源/接地平面和去耦电容的设计规则。然后，如果您忽略去耦，或者计算起来太复杂，它实际上会变得很小，因此，在进入故障成本很高的关键生产之前，您始终要测试其裕度。
  • 信号是什么？
  • Vss，Vdd分别视为到接收或发送芯片附近某个参考点的信号。
  • 什么是噪音？
  • 干扰很小，无法轻易看到，但又足以使您的设计在交付后立即失效。;）等同于“吹覆盆子”
  • 基本上不是数据表波形信号的任何东西。
  • 输入阈值是多少？
  • 对于74HCTxx和RS-232，大约为Vss / 2 +/- x％或1.3V（是的）
  • $V_{oh(min)}$$V_{ol(max)}$ ？
  • 这些是IC规范中的输出电平（高/低）。每个逻辑系列的设计都可提供良好的噪声容限（大多数情况下）它不能保证您的系统没有EMI错误！在规定电流下的这些电平也定义了驱动器Ron或$RdsOn$Hi（1）和Low（0）的阻抗（最大值）。在74ALV逻辑中通常为25欧姆，在74HC逻辑中通常为50欧姆。
  • 什么是 $V_{oh(min)}$ 和 $V_{ol(max)}$？这些是为保证可靠切换而定义的余量级别。
  • 因此，我们看到逻辑设计中存在固有的噪声容限，这些电平与实际Vth输入开关阈值之间存在差异。对于TTL，您可以在探头接地的任何浮动输入上进行测量。对于CMOS，您可以测试具有负反馈R（例如1Mohm）的任何栅极，并将其视为线性区域中的输入阈值，每个内部栅极的电压增益至少为10。与非门是反相的3个阶段，因此线性增益> 1k。我已经看到，在所有CMOS系列中都是如此。

^{模拟该电路 –使用CircuitLab创建的原理图}

未显示二极管的100 ohm ESR和输入电容以及许多其他细节。

有充分的理由使用尽可能靠近的电源和接地层，以增加两者之间的电容。对于整个PCB或微型芯片电容器，正方形的电感是相同的。如果您选择陶瓷，具有同步时钟电流的SRF和轨道布局，则有充分的理由选择0.01uF而不是0.1uF，反之亦然。您可以通过在示波器示波器上嗅探并在没有接地夹的情况下测量电源的信号完整性来判断噪声问题，方法是在300：10的10：1探头上使用1cm尖端和桶形连接。

学习在每种设计中测试您的噪声容限

• 即使您有很多EMI经验，通常也要在DVT中进行计划。通过近距离（1厘米）RF嗅探测试和噪声注入。

请记住，在您的布局中，环路距离不仅决定路径电感，而且环路的面积决定EH场噪声电平。

逻辑噪声错误的功能性症状出乎您的意料之外