贴片电容器的封装尺寸和高频性能

我正在设计一个带有Spartan6 FPGA的电路，该FPGA的文档指定了4.7uF（0805）和0.47uF（0402）的去耦电容器。因为如果可以避免的话，我真的不想焊接0402电容器，因此我想使用0805或1210尺寸的电容器。它们在高频下的性能是否会与具有较小封装的产品不同？

最大输入/输出频率为〜300MHz

power decoupling-capacitor

— 奔腾100
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顺便说一句，Spartan-6的BGA变体需要[至少推荐]位于球之间的0201电容器。

— 尼克·阿列克谢耶夫

@NickAlexeev我正在使用TQFP版本，因为它可用并且焊接BGA一点都不有趣。

— Pentium100 '16

SRF总是随着零件尺寸的减小而增加。标准1206 0.47uF是在〜5MHz的规格为10Mohm

— 托尼·斯图尔特Sunnyskyguy EE75

关于小包装陶瓷电容器的注意事项。它们的电容会随着直流偏置而显着下降，并且可能远远超过人们的想象。确保查找特定零件号的数据，而不是系列数据表。（信息可能会在制造商的网站上查询）请参阅：陶瓷电容器常见问题解答另请参阅：为什么47uF电容器降至37uF，30uF或更低

— Tut

Answers:

是的，这有所作为。

较大的封装通常具有较高的寄生电感，从而导致较低的自谐振频率和较高的高频阻抗：

（图片来源：electronicdesign.com）

对于0402尺寸的0.1 uF电容器，谐振频率通常在10-20 MHz范围内。

— 光子
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仅供参考，昨天我发现，电解电容器的某些参数也会随着物理尺寸而变化。例如，来自Nichicon的PW系列Capacytors，其100kHz时的阻抗随直径变化：请参见此处的图像。

— 安东尼奥

@Antonio对于SMPS来说是可以的，但对于使Spartan CMOS芯片去耦不可行。实际上，ESR = uF /体积是给定Vr和电解质族的幂级数。 obrazki.elektroda.pl/7094755900_1482262954.jpg

— Tony Stewart Sunnyskyguy EE75 '16

产生最大ESL的原因是V = Ldi / dt >> V（波纹）= Vr = ESL * dI / dt，其中dI来自带有驱动器ESR的 CMOS电容负载尖峰，负载为25〜50 Ohms，带有压摆的Miller 电容为pF时间dt以及来自任何CMOS逻辑驱动器的Ic = CdV / dt，这是一个带有米勒电容和输入+杂散电容负载的“动态”电流尖峰，因此dI（L）= I（C）因此...

Vr = ESL C dV /dt²

纹波可能很大，并且关键取决于轨道的ESR（因此是驱动器的电流限制），高Q谐振的C负载和C负载的ESR以及C负载的ESR。 许多变量，但在此示例中为50Ω，因此5V产生100mA短路电流，但仅额定为50mA。在10nH /“和2pF /”的情况下使用1英寸的FR4，因此最接近的去耦电容在1“处是1个DIP封装。其结果是> 10％的噪声，但没有接地层。

对于超低ESL，L / W的长宽比必须低。603、1206均为2：1，但306的几何形状与603相反，因此电感接近1/4，SRF几乎翻了一番。

由于ESR，SRF特性，通常最好使用三个不超过3年的电容帽。散装的最大尺寸取决于LDO的阶跃载荷和ESR的负载调节误差，散装上限减小了该误差。在PSRR较差的情况下，下一个短期瞬变> 1us时，中间电容为0.1至1uF，则RF压摆率值的最小电容必须> 100x所有同步门的Coss或有效开关电容（mA / ns），用于电荷变压器纹波减少率。对于GHz范围内的RF，除非足够高的额定SRF，否则需要仔细选择100pF以下的频率。

例如，约40：1的范围47uF，1uF，0.01uF
替代方案同时使用许多（>> 10）和L / W相同值的低长宽比，例如精心选择的低ESL部分为0.1uF。

通常，但不要特别使用。通用电容使用低ESR /低ESL并验证布局和规格。不要猜

顺便说说。该306的尺寸与60个终端导电垫相同，与1206相同。用67个尖端（1/16）焊接它们的技巧是快速固定一侧，然后焊接另一侧，然后用牙签将第一侧重新压下在（磨料）清洁垫上。这同样适用于603个零件，最好使用带膏的热风法完成402个零件。以及出现墓碑问题的工具...

这些也是出色的1206亚克力盖。 http://www.digikey.com/product-detail/zh-CN/cornell-dubilier-electronics-cde/FCA1206A105M-H3/338-4076-1-ND/5700231

— 托尼·斯图尔特Sunnyskyguy EE75
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这些都是真实的信息，但是它回答的问题与所询问的问题不同。

— Photon

它显示了通用性的例外，即较小的尺寸具有较高的SRF。将其视为替代答案，但是如果您不理解我的逻辑，则可以不同意。

— 托尼·斯图尔特Sunnyskyguy EE75 '16

实际上，@ ThePhoton我试图解决可焊性和SRF以及低ESR宽带的全局问题，以使电源产生最小的阶跃负载脉冲纹波。

— 托尼·斯图尔特Sunnyskyguy EE75 '16

是否有基于大小的“平均” ESL列表？FPGA制造商已经指定了允许的最大ESL，所以我想我可能会找到一个物理尺寸更大，具有反向几何形状和相同ESL的电容（或并行使用多个电容）。

— Pentium100 '16

@ Pentium100，您可以根据电容和谐振频率进行计算。

L_{p} \approx 1 / ω_{r}^{2} C

$L_p \approx 1 / \omega_r^2 C$

— 光子