哪种配置更适合下拉NPN晶体管的基极？

我正在和我的一位同事讨论下拉电阻。这是晶体管作为开关的两种配置。

输入信号可以来自微控制器或另一个数字输出以驱动负载，也可以来自模拟信号以从晶体管的集电极到微控制器提供缓冲输出。

左边是Q1，是我同事的配置。他指出：

• 基座中直接需要一个10K电阻，以防止Q1意外接通。如果使用右侧的配置（带Q1），则电阻将太弱而无法拉低基极。
• R2还可以保护$V_{BE}$免受过压影响，并在温度变化时提供稳定性。
• R1可以防止过流至Q1的基极，并且在来自"uC-out"高电压（例如+ 24V）的情况下，它会是一个较大阻值的电阻。将要形成一个分压器，但这无关紧要，因为输入电压已经足够高了。

右边是Q2，是我的配置。我觉得：

• 由于NPN晶体管的基极不是MOSFET或JFET之类的高阻抗点，并且晶体管的小于500，并且至少需要0.6V才能使晶体管导通，因此需要一个下拉电阻并不重要，在大多数情况下甚至都不需要。$H_{FE}$
• 如果要在板上放置一个下拉电阻，那么准确的10K值就是一个神话。这取决于您的功率预算。12K和1K一样好。
• 如果使用带有Q1的左侧配置，则会创建一个分压器，并且如果用于打开晶体管ON的输入信号为低电平，则可能会产生问题。

因此，为澄清起见，我的问题是：

1. 10K下拉电阻是否是我每次都应遵循的经验法则？确定下拉电阻的值时要考虑什么？
2. 每个应用中是否真的需要下拉电阻？在什么情况下需要下拉电阻？
3. 您想要哪种配置，为什么？如果没有，哪种配置更好？

总结解决方案：

• 这两种配置几乎等效。

• 在几乎所有情况下，任何一种都将同样有效。

• 在一种情况比另一种更好的情况下，设计对于现实世界的使用而言将显得过于边缘化（因为任何使两者截然不同的至关重要的操作都意味着操作“就在边缘”）。。

• 或 - [R 4只在需要时才 V 我Ñ可以是开路，其在这种情况下它们是一个好主意。在大多数情况下，大约100K的值可能是可以的。在大多数情况下，10k是一个很好的安全值。$R_{2}$$R_{4}$$V_{in}$

• 双极晶体管的次级效应（我在回答中已经提到过）意味着可能需要R2和R4来吸收Icb反向偏置泄漏电流。如果不这样做，它将由be结承载，并可能导致设备开启。这是一种真实的真实世界效果，众所周知且有据可查，但在课程中却不一定能很好地教授。请参阅我的答案。

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左手情况：

• 驱动电压降低，这意味着减少了9％。 $\frac{10}{11}$
• 如果输入开路，则基座接地10K。
• 如果输入为低电平，则基准线接地约1K。实际上1K // 10K =基本上相同。

右手案例：

• 驱动的= 100％经由1K施加。 $V_{in}$
• 如果开路，则基极接地10K 。（而不是11K）。 $V_{in}$
• 如果输入为LOW，则基数为1K，基本相同。

R2和R4用于将基本漏电流分流到地。对于额定功率高达几瓦的小功率或小信号豆形软糖晶体管，此电流非常小，通常不会导通该晶体管，但在极端情况下可能会发生这种情况-因此说100K通常足以使基极保持低电平。

这仅适用于如果开路。如果V i n接地，这意味着它为低电平，则R1或R5从基极到地，并且不需要R2或R4。良好的设计包括这些电阻器如果V 我Ñ可能曾经是开路（例如一个处理器销启动期间可以是开路的或未定义的）。$V_{in}$$V_{in}$$V_{in}$

这是一个示例，其中由于引脚悬空而产生的非常短的“斑点”是主要的后果：很久以前，我有一个电路控制8轨开放式卷盘数据磁带驱动器。首次打开系统电源时，磁带将向后高速运行并分流。这“非常非常烦人”。检查代码，未发现故障。事实证明，端口初始化时端口驱动器开路，这允许浮动线被磁带平台拉高，从而在磁带端口上放回卷代码。倒退了！初始化代码没有明确命令磁带停止，因为假定磁带已经停止并且不会自行启动。添加一个明确的停止命令意味着磁带会抽动但不会脱线。（指望大脑的手指-34年前。（那是1978年初-现在差不多38年前，当我编辑此答案时）。是的，那时我们有微处理器。只是:-)。

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细节：

基座中直接需要一个10K电阻，以防止Q1意外接通。如果使用右侧的配置（带Q1），则电阻将太弱而无法拉低基极。

没有！

实际应用中，10K = 11K的时间是99.8％，在大多数情况下甚至100K也可以。

R2还可以保护VBE免受过压影响，并在温度变化时提供稳定性。

两种情况均无实际差异。

R1可以防止过流到Q1的基极，并且在“ uC-out”输出的电压较高（例如+ 24V）的情况下，它会是一个更大的电阻。将要形成一个分压器，但这无关紧要，因为输入电压已经足够高了。

一些优点。

R1的尺寸可提供所需的基本驱动电流，因此可以。

$R_{1} = \dfrac{V}{I} = \dfrac{(Vin - Vbe)}{I{desired\, base\, drive}}$

当低且您设计的电流超过足够的电流时，则：$V_{BE}$

$R_{1} \cong \dfrac{Vin}{Ib_{desired}}$

-β=电流增益。 $I_{base \ desired} >> \frac{Ic}{\beta}$$\beta$

如果（例如BC337-40其中β = 250到600）然后设计为β ≤ 100 除非有特殊原因不能。 $\beta_{nominal} = 400$$\beta =$$\beta \leq 100$

举例来说，如果然后β d Ê 小号我克Ñ = 100。 $\beta_{nominal} = 400$$\beta_{design} = 100$

如果且V i n = 24 V，则$Ic_{max} = 250mA$$V_{in} = 24V$

Rb=

$$I_b = \frac{I_c}{\beta} = \frac{250}{100} = 2.5mA$$ $$R_b = \frac{V}{I} = \frac{24V}{2.5mA} = 9.6k \Omega$$

我们可以使用10k，因为beta是保守的，但8.2k甚至4.7k是可以的。

$$Pr_{4.7k} = \frac{V^2}{R} = \frac{24^2}{4.7k} = 123mW$$

1就可以了电阻但123mW未必完全如此琐碎一个可能希望使用10k的电阻来代替。$\frac{1}{4}W$

请注意，开关集电极功率= V x I = 24 x 250 = 6瓦。

右边是Q2，是我的配置。我觉得：

由于NPN晶体管的基极不是MOSFET或JFET之类的高阻抗点，并且晶体管的HFE小于500，并且至少需要0.6V才能使晶体管导通，因此下拉电阻并不重要，在大多数情况下甚至都不需要。

如上所述-是的，但是。即基础泄漏有时会咬你。墨菲（Murphy）说，如果没有下拉菜单，它将在主要动作发生之前不小心将土豆大炮射向人群，但是10k至100k下拉菜单会节省您的时间。

如果要在板上放置一个下拉电阻，那么准确的10K值就是一个神话。这取决于您的功率预算。12K和1K一样好。

是!
10k = 12k = 33k。100k可能会有点高。
请注意，这仅在Vin可以断路时适用。
如果Vin高或低或介于两者之间，则通过R1或R5的路径将占主导。

如果使用带有Q1的左侧配置，则会创建一个分压器，并且如果用于打开晶体管ON的输入信号为低电平，则可能会产生问题。

如图所示，仅在非常非常非常极端的情况下。
IR2=V b

$$I_{R1} = \frac{V}{R} = \frac{V_{in}-V{be}}{R1}$$
$$I_{R2} = \frac{V_{be}}{R_2}$$

因此，R2将“窃取”的分数是

$$\frac{I_{R2}}{I_{R1}} = \frac{\frac{V_{be}}{R_2}} { \frac{V_{in}-V_{be}}{R_1}}$$
$$\frac{I_{R2}}{I_{R1}} = \frac{R_1}{R_2} \times \frac{V_{be}}{V_{in}-V_{be}}$$

$R_1 = 1k$$R2 = 10K$

$$\frac{R_1}{R_2} = 0.1$$
$V_{be} = 0.6V$$V_{in} = 3.6V$ $$\frac{V_{be}}{V_{in}-V_{be}} = \frac{0.6}{3.0} = 0.2$$ $0.1 \times 0.2 = 0.02 = 2\%$

如果您可以判断Beta以及更紧密地判断2％的驱动器损耗很重要，那么您应该参加太空计划。

• 在某些关键区域，轨道发射器的安全裕度在1％-2％范围内。当您到达轨道的有效载荷是发射质量的3％到10％（或更少）时，我们的午餐便会占用每一％的安全裕度。朝鲜最近一次的轨道发射尝试使用的实际安全裕度为-1％到-2％的临界位置，显然是“ summat gang aglae”。他们相处融洽-在1960年代初期，美国和苏联损失了许多许多发射器。我认识一个曾经很早就制造过地图集导弹的人。他们有什么乐趣。一个俄罗斯系统从来没有成功发射过，太复杂了。）英国曾经发射过FWIW一颗卫星。

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添加

有人在评论中建议说

R2和R4不再需要，因为NPN是电流控制的设备。R2和R4仅对电压受控的器件（例如MOSFET）有意义

和

当MCU输出为Hi-Z并且晶体管受电流控制时，如何需要下拉？您没有说“谁”。好。您也不想说“为什么”吗？

在双极晶体管中有一个重要的次级效应，导致R2和R4发挥有用的作用，有时甚至是必不可少的作用。我将讨论R2版本，因为它与R4版本相同，但在这种情况下稍微“纯净”（即R1变得无关紧要）。

如果Vin开路，则R2从基极接地。R1没有作用。底座APPEARS接地，无信号源。
但是，CB结实际上是反向偏置的硅二极管。反向泄漏电流将通过CB二极管流入基极。如果没有提供接地的外部路径，那么该电流将通过正向偏置的基极-发射极二极管流到地面。从概念上讲，该电流将导致集电极电流为Beta x Icb泄漏，但是在如此低的电流下，您需要查看基本的方程式和/或发布的器件数据。 BC337-数据表的Icb截止值为Vbe = 0时约为0.1
uA。Ice0 =在这种情况下，集电极基极电流约为200 nA。
在该示例中，Vc为40V，但电流每升高10摄氏度大约增加一倍，并且该规格为25°C，并且效果与电压无关。两者密切相关。在大约55c时，您可能会得到1 uA的电流-不多。如果通常的Ic为1 mA，则1 uA无关紧要。大概。
我见过现实世界的电路，其中R2的遗漏导致了虚假的导通问题。
如果R2 = 100k，那么1 uA将产生0.1V的电压上升，一切都很好。

冒着引发如此高争议性问题的危险，我将补充两点价值。

$V_{OL(MAX)}$$V_{OH(MIN)}$

与以往一样，请查阅相应的数据表并进行相应的设计。

$V_{BE}$$\mu$
$V_{BE}$$I_B$

$\mu$

由于R4的电流大于R2的电流，因此我希望使用左侧的解决方案。如果我将R2 / R4放在首位。我可能不会。

正如史蒂文（Steven）和罗素（Russel）所指出的，您的两个案例都差不多。但是，对于同时驱动高电平和低电平的普通数字逻辑输出，您根本不需要下拉电路。我认为这是Telaclavo想要说的，但后来让我不太确定他的评论。无论如何，他对答案的评价都不是很好，也没有提供太多背景知识。

典型的CMOS数字逻辑输出具有晶体管，可同时有效地驱动线路的高电平和低电平。在这种情况下，单个串联电阻就可以了。当数字输出为低电平时，它将变为下拉，因为当导通时，输出将通过低压侧FET的电阻有效地接地。这也有助于更快地关闭NPN晶体管，因为电流实际上会在短时间内反向流过基极电阻，从而从基极消耗一些电荷。否则，该电荷将被“用完”，从而导致更多的电荷流经集电极和发射极。

在某些情况下，您仍然需要下拉电阻。如果数字输出可以达到高阻抗，那么通过某种方式积极地驱动或关闭基极是个好主意。注意，大多数微控制器输出在上电后以高阻抗开始。根据微控制器及其配置方式的不同，固件可以初始化端口以一种方式驱动另一种方式可能需要10毫秒。如果由于毛刺或其他原因在此加电期间晶体管不能导通很重要，那么您仍然需要下拉。

综上所述，让我们透视一下基极下拉电阻（或PNP的上拉电阻）对双极晶体管的实际作用。这些设备在电流而不是电压下工作。必须有电流通过浮动基极才能导通晶体管。电容耦合到杂散信号会在高阻抗节点上引起明显的电压变化，但电流通常很小。除非晶体管偏置在导通边缘，并且下游的任何器件都具有高增益，否则基极上的杂散电容拾波器不可能导通晶体管。当然，您可以提出解决方案，但这与MOSFET的高阻抗门极相去甚远。

除非您确实确实受到空间或预算的限制，否则请确保在晶体管是否导通时，晶体管基极不要悬空。但是，如果出现需要额外下拉的问题，请仔细考虑并确定是否确实需要，同时要记住杂散信号的可能性，使足够的电流流过基极，从而导通晶体管，并导致导通。 。

出于种种原因，或者因为您听说这是一个好主意，总是使用10kΩ下拉电阻是愚蠢的。

实际结果：

当断开底座（或在复位过程中为三态）时，2N3904上的CB漏电流通过反向偏置的CB漏电流部分点亮了绿色LED。在地面上增加一条路径可将CB泄漏电流分流至基极区域之外，并且LED现在完全变暗。

LED并不是问题，但如果说是电动机，那么即使在很短的时间内，复位后失控的失控也可能会带来不良后果。

电阻R2 | R4还用于帮助从基极区域中消除电荷，因此从饱和状态切换到截止状态的速度更快。在这种情况下，左侧拓扑的较低电阻（基极和地之间的电阻R2）较好。

如果电路的源将是始终总是干净地拉高或拉低的数字输出，则不需要下拉电阻，因为任何电阻的大小都可以通过足够的电流，即使在使用时也能令人满意地导通晶体管。 5伏逻辑电压（意味着它下降了4.3伏）将毫无困难地通过任何数量合理的集电极基极泄漏。

如果电路的源将是在高电平和浮动电平之间切换的数字输出，并且如果浮动电平应转换为“关”，则在涉及“正常” BJT和逻辑电平的情况下，第一种配置通常会更好，尽管使用其他类型的晶体管或逻辑电平时，第二个会更好。第一种配置的优点是，如果将“关断”电阻器的大小设置为在晶体管的集电极基极漏电流下下降0.5伏，那么当晶体管被假定为“漏”电阻时，流经该电阻的电流将仅增加40％。打开。相反，在后一种配置中，使用相同的0.5伏假设，如果使用例如3.3伏输出，

只有当“高”逻辑输出的电压几乎不足以导通晶体管时，第二种配置才能真正比第一种更好。在那种情况下，第二电路使逻辑输出的全电压可用于导通晶体管。相比之下，第一个电路会稍微降低电压。对于双极结型晶体管，通常会有很大的电压裕量，以至于轻微的压降就无关紧要。但是，使用MOSFET时，有时需要一个人能获得的所有电压。此外，当驱动MOFSET时，可以使用比双极结型晶体管更大的串联电阻。此外，根据驾驶者的不同，一个人可能可以调整第二个电路中的电阻器的尺寸，以使即使晶体管因漏极-栅极短路而发生故障，也不会使处理器引脚承受过高的电压。第一电路将不提供这种保护。

如果在关键应用中需要使用可编程设备（uC或CPLD）来驱动信号，则需要更高的抗噪能力，则必须考虑上电复位条件将此类引脚定义为有功输出之前的输入。因此，我将包括一个下拉电阻，以避免在存在高EMI的情况下触发杂散噪声的情况。

没有一个。忘记下拉电阻。在这两种情况下，NPN基极左侧的戴维南等效电压都是一个电压源和一个串联电阻。因此，仅使用与基极串联的电阻，然后对其进行选择，以使流过基极的电流成为所需的电流。