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在大多数情况下，判断反馈波形的频率是否与参考波形的频率精确匹配的最佳方法是观察两个波形是否保持固定的相位关系。如果反馈波形的频率略高于参考波形的频率，则其相位将在每个周期内领先于参考波形形式的频率增加。同样，如果其频率低于参考频率，则其相位将滞后于每个周期。如果参考波形相当稳定，则尝试保持锁相将产生非常稳定的频率锁定。
有时保持锁相是困难的或适得其反，例如，如果需要产生一个稳定的频率，其长期平均值与“波动”基准的频率相匹配。在那种情况下，锁频环不会像锁相环那样紧紧跟踪参考频率的事实将不是一个缺点，因为在这种情况下，环的整个目的是避免产生翘曲。在引用中传递给输出。但是，总的来说，锁相环的较紧响应优于锁频环的较松响应。
从理论上讲，频率是相位的时间导数。等效地，相位是频率的时间积分。因此，当使用鉴相器通过VCO 控制频率时，环路周围会出现积分。或大致来说是低通滤波效果。
正如超级猫指出的那样，获得的好处是可以消除参考中的“扭曲”甚至毛刺。
很多年前，我使用新鲜的BEE，使用PLL解决了由于热插拔卡（这是数字环路载波）等原因导致背板时钟出现毛刺的问题，导致卡特别敏感。 “锁定”，删除正在进行的任何活动呼叫。PLL抑制了毛刺，为线卡产生了稳定的时钟，平均而言，该时钟被频率锁定在背板时钟上。
我认为主要原因是可以几乎在零时间内即时测量相位，而许多PLL库和PLL芯片内置的II型鉴相器的频率至少需要一个时钟周期。如果使用数据，信号的频率可能不容易提取。毛刺的出现也会导致错误。
现实情况是，当I型相位检测器（例如异或门或二极管或晶体管乘法器混频器）跳过一个周期而变成正反馈时，由于缺少正反馈，F检测可提供更快的捕获时间。但是这些更容易避免故障，并忽略错误的过渡。
边缘敏感型检测器，无论是相位计数还是周期计数或频率检测，都不会受到毛刺干扰，并且与噪声输入信号不是很好的匹配，但是对于PLL频率缩放非常有用，具有宽范围的输入频率误差，可用于模拟或I型相位检测器具有时钟合成功能在不增加带宽和环路增益的情况下在更大的捕获范围内增加难度。
我最喜欢的PLL是在电视未使用的垂直消隐间隔（VBI）上捕获噪声数据。对于每个场的一行数据，数据都是简单的4Mb / s NRZ。或NTSC的1/120秒。VCXO转换为锯齿信号，并且数据进行了模拟广播，可能会出现噪声。过滤数据以提高余弦值以消除ISI并微分以产生一个脉冲，该脉冲将对锯齿信号的相位进行采样，然后保持到下一个比特转换为止。它足够稳定，可以在各个场之间保持同步，但可以将相位误差校正在1％以内。我们用它周期性地广播了80年代初期TRS-80的VIC-20的可执行游戏，因此它似乎是一种双向调制解调器，它只是一台服务器，可以快速发送所有要选择的游戏（当时很小的文件）
使用S＆H电路的鉴相器信号始终会产生一个误差信号，该误差信号与被采样的信号相同……在我的情况下是尖锐的锯齿信号。零相位误差。数据边与锯齿的中心对齐。
从数学的角度来看，相位检测器不比较信号的相位。通常，相位检测器会产生非线性函数（例如，正弦波，锯齿波，脉冲串），在某种程度上，它仅取决于两个信号之间的相位差。空穴系统（VCO +相位检测器+滤波器）的复杂非线性动力学迫使锁相环将VCO的频率与输入频率同步。使用不同的PLL修改来改善性能特性（基于PLL的电路的保持，引入和锁定范围：严格的数学定义和经典理论的局限性。），以更快，更可靠的方式同步频率。相位检测器（PFD）是最流行的相位检测器之一，旨在利用信号的频率差来改善这些特性。锁相环中对模拟PLL模型进行了很好的数学概述锁相环：非线性模型和经典理论的局限性