Questions tagged «pll»

PLL是“锁相环”的缩写。PLL是一种电路,能够使本地(电压控制)振荡器与独立的给定信号频率保持同步。

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PLL和DLL有什么区别?
锁相环(PLL)和延迟锁相环(DLL)在各种应用中使用,但尚未就这些电路的关键方面,它们的工作方式,在哪些应用中使用它们以及它们之间的比较进行过深入的讨论。这两个电路,以及为什么要使用另一个电路。
25 pll  dll 

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PLL-为什么比较相位而不是频率
我对PLL有疑问。PLL的目的是获得两个具有相同频率的信号(据我所知,相位可能会发生偏移)。因此,在这种情况下,为什么不使用鉴相器来比较相位,而不仅仅是比较频率? 谢谢
17 pll 

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超过24 GHz的通信怎么可能?
我读过一篇文章,谷歌希望美国的无线频谱用于基于气球的互联网。它说使用超过24 GHz的频谱进行通信。 是否有可能通过使用压电晶体来产生这种高频?还是使用PLL倍频器? 即使有可能生成该高频信号,并且希望在每个信号周期发送1位,也必须有一个工作速度比24 GHz快得多的处理器。在气球上怎么可能?




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全数字锁相环
我希望在不使用任何外部组件(ADC除外)的情况下在FPGA中实现锁相。为了简单起见,锁定到简单的二进制脉冲就足够了。信号的频率约为时钟的0.1-1%。我不能使用板载时钟PLL,因为它们通常是: 不可配置(在综合期间设置)。 紧张 不支持我需要的频率。 我一直在整理文献,发现了一些二进制锁相环。最著名的是“脉冲窃取”设计,如果需要,我可以发布链接。我已经实现并取得了一些成功,但是其抖动和锁定范围却不如广告中所述。我在使用外部DVCO方面也取得了成功,但是我希望可以在芯片上实现所有功能。 数字电路设计甚至是正确方向的提示都将有所帮助(一段时间以来,我一直对此表示怀疑),一种行之有效的FPGA实现将是很棒的,但并不期望如此。 添加10-27-2010 我使用的实际DPLL设计有一个“随机遍历滤波器”作为环路滤波器(不是前面所述的“脉冲窃取”,要经过我的笔记并不能很好地解决),然后将时钟脉冲驱动到DCO。 。锁定范围是通过DCO中的分频器设置的。通过改变随机游走的长度来建立环路的灵敏度。 这篇文章的结尾引用了找到该文章的论文。在自己实现了部分内容之后,我发现它实际上已经在OpenCores上实现了,但是事实证明,在过去的几个月中,该项目被删除了,但是如果有人需要,我可以保存Verilog文件。 山本,H。森,S。,“具有新型顺序滤波器的二进制量化全数字锁相环的性能”,通讯,IEEE期刊,第26卷,第1期,第35-45页,1978年1月 doi:10.1109 / TCOM.1978.1093972 网址:http : //ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895
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FPGA内部的PLL如何工作?
我从去年开始就使用过Altera FPGA,我想知道内部PLL的工作原理。主要是,为了测量VCO和外部信号之间的相位偏移,内部真的有任何模拟电路吗?这些漂亮的产品在很宽的频率范围(目前为100MHz甚至是最便宜的型号)上都非常可靠,令我印象深刻。
8 fpga  pll 
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