去耦电容：更接近芯片但有通孔还是没有通孔？

这可能是“关于去耦的另一个”问题，但是这个问题非常精确，我找不到答案。

我有一个40引脚QFN，需要将信号散开，然后放置数十个去耦电容。更糟的是，IC位于占QFN面积8mm（5mmx5mm）的插座上。（该插座占据了很大的面积，但没有增加明显的寄生效应；额定频率高达75 GHz）。在同一层上，我无法将组件放置在〜7mm的半径内。背面也由于插槽的安装孔而受到限制，但至少我可以在背面使用部分空间。但是我需要彻底解决这个问题。但是，我可以将50％的电容器放在热接地焊盘上，该焊盘也在背面的芯片下方创建。

现在我已经读了很多遍了，耦合帽和引脚之间应该没有通孔。但是更糟的是什么？通过电线还是更长的电线？

就电感而言，7mm的走线约为5-7nH（http://chemandy.com/calculators/flat-wire-inductor-calculator.htm）。直径为22密耳/ 10密耳的孔远远低于1nH（http://referencedesigner.com/rfcal/cal_13.php）。

不要太过强调最小化电感。那并不总是转化为距离。如果您是我，我将采取步骤将对引脚和电容之间的总路径电感的所有影响降至最低。您没有提到芯片运行的速度，但您确实说它在QFN中。我之所以这么说，是因为有时当包装本身是一个限制时，我们会着迷于添加去耦。

那你想变得多么疯狂？让我们最小化每个部分。从电容盖开始，您可以选择较低的电感封装，例如306（侧向旋转603），201s（如果可以得到值），MLCC电容或为去耦和RF接地而设计的X2Y变体。

接下来的安装策略，如果一个通孔是好的，那么为什么不选择两个。更多的平行通孔应具有较低的阻抗。如果执行0306或201样式的盖帽，请确保对侧把戏进行过孔处理，再次尝试最小化回路面积。

好吧，现在我说把它们放在最前面。在电源层的顶层镀铜。然后在顶部以下5 mil或更小一层的第二层上建立GND。在插座引脚上使用多个接地通孔。从上述电容到这些引脚，这将为您提供一个不错的低阻抗路径。我曾经在FPGA的HS部分进行过一次分析。像我所描述的那样，一个良好的紧密平面结构和电容盖使用多个过孔，在部件正下方直接优于电容器。

最后，如果您想对此感到满意，可以进行一些模拟或分析。那里有很多关于PDN设计的主题。如果您没有模拟器，请查看Altera的免费PDN excel工具。设计指南中包含一些非常好的信息。

在使用它们之前，我已经使用过这些插座，并且还强调了在哪里放置盖帽。

我想说通孔解决方案是更好的解决方案。但是，由于您使用的是插座，所以我希望插座决定（降低）整体性能（去耦电容器的电感），最后您可能不会做任何事情。过孔或长走线。

但是，如果过孔解决方案是可以接受的（也涉及散热问题），那么我会选择它。

如果有足够的空间，您也可以只在两个地方都放置垫片，然后再决定或衡量哪种方法更好。