两层PCB上的以太网RMII

简介：我的目的是将以太网连接系统设计为一种业余爱好（例如，花费大量时间，但又不希望花费太多）。我的设计约束理想地是坚持使用2层100mm x 100mm PCB，该PCB具有0.3mm的最小孔和0.15mm的最小走线/间隙，总叠层厚度最薄为0.6mm。在我已知的制造商中，生产4层PCB的成本超过了我所需数量的组件成本（在我的特定情况下，只有一个，但相同的成本最多可以生产10个PCB）。

我的方法：一个带有内置以太网MAC的ATSAME54N20微控制器，通过RMII连接到Altium Designer中的KSZ8091RNA PHY。

问题1：我成功的几率是多少？即使使用0.6mm总高度堆叠选项，对于RMII走线，也要维持68ohms的特性阻抗（仍然没有灌入GND）似乎是不可能的，但是最大走线长度小于30mm，而像CLK这样的走线则为4mm长。这样的电路中是否会出现振铃和反射问题？

问题2：尽管没有进行长度匹配，但两条TX走线都路由在一起并与RX走线分开。我应该考虑严格的长度匹配公差吗？

问题3：突出显示的NET通过两个未使用的引脚来备用，这些引脚将被设置为高阻抗。这是惯例吗？这样做会影响信号完整性吗？使用过孔是否更好？

注意1：我发现了一些话题，讨论了通过NC引脚垫进行走线的情况，在我的情况下，我想知道有据可查的未使用的引脚。我也碰到过这篇文章，但是我打算自己对板子进行回流焊，并且缺乏这样做的经验，因此，我宁愿避免切断引脚并应对作用在芯片上的不均匀的表面张力。

注2：尚未运行从PHY到磁场的100ohm差分阻抗走线，但它们从PHY中出来而没有接近RMII信号。

注意3：我借此机会感谢社区的知识和帮助。希望以后有人对我的帖子有用！

跟进：

• 所有RMII网的长度匹配为29.9mm +/- 0.1mm。
• 未使用的引脚未用于运行跟踪。
• 叠层由一块1.6mm的总厚度板组成，没有进行受控的阻抗。
• 仍然需要注入GND，以及一些3.3V多边形，并且不要在任何走线下突破。

这种设计更好吗？

看起来可行吗？

跟进2：

-实现了与地面共面的波导，以实现更紧密的阻抗匹配。

对于我发现的RMII迹线的正确传输线阻抗，最全面的答案是维基百科：

RMII信号被视为集总信号，而不是传输线。无需端接或受控阻抗；输出驱动器（以及摆率）必须尽可能慢（上升时间为1到5 ns），以允许这样做。驱动器应能够驱动25 pF的电容，从而允许PCB走线长达0.30 m。至少该标准说不需要将信号视为传输线。但是，在1 ns的边沿速率下，迹线长于大约2.7 cm时，传输线效应可能是一个严重的问题。在5 ns时，走线可以长5倍。相关MII标准的IEEE版本指定68迹线阻抗。美国国家半导体建议在MII或RMII模式下运行带有33Ω（增加了驱动器输出阻抗）串联终端电阻的50Ω走线，以减少反射。

其他一些包括RMII v1.2规范：

所有连接均旨在成为PCB上的点对点连接。通常，可以将这些连接视为电气短路径，并且可以安全地忽略传输线反射。PCB上较长的走线的连接器和特征阻抗均不在本规范的范围内。建议将输出驱动器保持在尽可能低的水平，以最小化板级噪声和EMI。

还有Sun Microsystems准则：

像MII信号一样，GMII信号将按照以下公式进行源端接，以保持信号完整性：Rd（缓冲区阻抗）+ Rs（源端接阻抗= Z0（传输线阻抗））。

• 所有RMII网的长度都匹配到40mm +/- 0.1mm。
• 未使用的引脚未用于运行信号跟踪。
• 未使用的引脚用于GND和3.3V连接。
• 堆叠由一块1.6mm的总厚度板组成。

这种设计更好吗？

看起来可行吗？

将某些引脚连接到3.3V或GND是否可以接受？如果没有这种做法，我可以做到。

我应该在共面波导上放置多少个过孔？有足够的空间容纳更多的ATM通孔。

信号走线之间的GND走线的宽度可达0.15mm，这样可以吗？

在此先感谢您的帮助！我真的很感激 ！

我认为您最好使用100BaseT（50MHz RMII信号），尽管出于其他原因，我认为这仍然是一个冒险的设计。我没有时间进行全面的时序和阻抗分析，但是我可以提供以下现成的评论：

a）虽然我不知道您位于何处，也不清楚您是否可以使用信用卡，但是许多PCB制造商对4层PCB的价格非常满意。想到OSHpark.com。通过处理此限制，也可以避免您的（b）问题（下一个问题）。

b）连接到“ NC”打击垫是有风险的，在专业环境中几乎是禁忌。也许它们确实是“ NC”，或者它们是“保留”以供将来在更新的硅片上使用，这些硅片不仅用于新的密切相关的IC，而且还用于该IC的未来制造。显然，那里会有引线框架，但也可能是将引线键合到硅上。您就是不知道，不是今天，也不是将来。这就是制造商说“无连接”的原因！今天的“有据可查”（说谁？）NC明天可能会连接到某些硅上。但这对您的情况而言一次过并不重要。

c）通过FR4上的铜的信号速度约为ns / 15厘米/ 6英寸/ 15厘米。从KSZ8091数据表（7.0时序图）来看，我认为您希望时序精确到1ns以内。因此，您有很多在这里可以使用的空间（长度），远比您当前“拥挤”的布局要多​​；从时序的角度来看，您不必离MCU太近。就我个人而言，我不会太在意时序和长度-话虽如此，但我认为这并不重要，因为将这些快速信号设为相同长度是个好习惯，因为在更快的设计中这确实很重要。芯片距离MCU更远，从而为您提供了长度匹配的空间。

d）信号完整性和阻抗：底部接地距离为0.6mm，不会给您带来太多耦合或阻抗控制。这就是为什么存在4层PCB的原因：-)。如果您是我，我将使用额外的空间（从时序角度来看）可用的空间（PHY与MCU之间的距离）来添加一些与这些50MHz信号串联的0402电阻器（放置在最靠近信号源的位置），这样您就可以如果出现振铃（反射）的问题，可以选择降低它们的速度并提高阻抗的R分量。如果您坚持使用2层，那么我还将利用PHY和MCU之间的可用空间在这些高速信号之间的顶部添加一些接地铜浇注。

有趣的是，我对Netgear的廉价GS305（右）甚至更便宜（左）的GS105 5端口千兆以太网交换机感到好奇。作为千兆位的IIRC，这些信号将以250MHz的频率输出到电磁装置，人们会认为阻抗控制将更为重要。再说一遍，我怀疑它们的磁性仅适用于10 / 100BaseT，而不是1000，但它们似乎也可以逃脱！

GS105甚至更便宜的型号也只有2层：

对于RMII，我相信您希望所有迹线都与时钟线匹配。但是，在某些走线上，多余的焊盘会产生额外的电容，这会使它们的速度进一步降低，我不确定该如何解决。

10 Mbps足够好吗？如果是这样，您可能会没事。