简介:我的目的是将以太网连接系统设计为一种业余爱好(例如,花费大量时间,但又不希望花费太多)。我的设计约束理想地是坚持使用2层100mm x 100mm PCB,该PCB具有0.3mm的最小孔和0.15mm的最小走线/间隙,总叠层厚度最薄为0.6mm。在我已知的制造商中,生产4层PCB的成本超过了我所需数量的组件成本(在我的特定情况下,只有一个,但相同的成本最多可以生产10个PCB)。
我的方法:一个带有内置以太网MAC的ATSAME54N20微控制器,通过RMII连接到Altium Designer中的KSZ8091RNA PHY。
问题1:我成功的几率是多少?即使使用0.6mm总高度堆叠选项,对于RMII走线,也要维持68ohms的特性阻抗(仍然没有灌入GND)似乎是不可能的,但是最大走线长度小于30mm,而像CLK这样的走线则为4mm长。这样的电路中是否会出现振铃和反射问题?
问题2:尽管没有进行长度匹配,但两条TX走线都路由在一起并与RX走线分开。我应该考虑严格的长度匹配公差吗?
问题3:突出显示的NET通过两个未使用的引脚来备用,这些引脚将被设置为高阻抗。这是惯例吗?这样做会影响信号完整性吗?使用过孔是否更好?
注意1:我发现了一些话题,讨论了通过NC引脚垫进行走线的情况,在我的情况下,我想知道有据可查的未使用的引脚。我也碰到过这篇文章,但是我打算自己对板子进行回流焊,并且缺乏这样做的经验,因此,我宁愿避免切断引脚并应对作用在芯片上的不均匀的表面张力。
注2:尚未运行从PHY到磁场的100ohm差分阻抗走线,但它们从PHY中出来而没有接近RMII信号。
注意3:我借此机会感谢社区的知识和帮助。希望以后有人对我的帖子有用!
跟进:
- 所有RMII网的长度匹配为29.9mm +/- 0.1mm。
- 未使用的引脚未用于运行跟踪。
- 叠层由一块1.6mm的总厚度板组成,没有进行受控的阻抗。
- 仍然需要注入GND,以及一些3.3V多边形,并且不要在任何走线下突破。
这种设计更好吗?
看起来可行吗?
跟进2:
对于我发现的RMII迹线的正确传输线阻抗,最全面的答案是维基百科:
RMII信号被视为集总信号,而不是传输线。无需端接或受控阻抗;输出驱动器(以及摆率)必须尽可能慢(上升时间为1到5 ns),以允许这样做。驱动器应能够驱动25 pF的电容,从而允许PCB走线长达0.30 m。至少该标准说不需要将信号视为传输线。但是,在1 ns的边沿速率下,迹线长于大约2.7 cm时,传输线效应可能是一个严重的问题。在5 ns时,走线可以长5倍。相关MII标准的IEEE版本指定68迹线阻抗。美国国家半导体建议在MII或RMII模式下运行带有33Ω(增加了驱动器输出阻抗)串联终端电阻的50Ω走线,以减少反射。
其他一些包括RMII v1.2规范:
所有连接均旨在成为PCB上的点对点连接。通常,可以将这些连接视为电气短路径,并且可以安全地忽略传输线反射。PCB上较长的走线的连接器和特征阻抗均不在本规范的范围内。建议将输出驱动器保持在尽可能低的水平,以最小化板级噪声和EMI。
还有Sun Microsystems准则:
像MII信号一样,GMII信号将按照以下公式进行源端接,以保持信号完整性:Rd(缓冲区阻抗)+ Rs(源端接阻抗= Z0(传输线阻抗))。
- 所有RMII网的长度都匹配到40mm +/- 0.1mm。
- 未使用的引脚未用于运行信号跟踪。
- 未使用的引脚用于GND和3.3V连接。
- 堆叠由一块1.6mm的总厚度板组成。
这种设计更好吗?
看起来可行吗?
将某些引脚连接到3.3V或GND是否可以接受?如果没有这种做法,我可以做到。
我应该在共面波导上放置多少个过孔?有足够的空间容纳更多的ATM通孔。
信号走线之间的GND走线的宽度可达0.15mm,这样可以吗?
在此先感谢您的帮助!我真的很感激 !