这与以下问题有关:我的晶体振荡器布局如何?
我正在尝试为微控制器布置一个12MHz的晶体。我已经阅读了一些专门针对晶体以及高频设计的建议。
在大多数情况下,他们似乎同意以下几点:
- 痕迹越短越好。
- 差分走线对应保持尽可能接近相同的长度。
- 将晶体与其他任何物体隔离。
- 在晶体下方使用接地层。
- 避免信号线过孔。
- 避免走线直角弯曲
这是我目前为水晶所拥有的布局:
红色表示顶部PCB铜,蓝色表示底部PCB层(这是2层设计)。栅格为0.25mm。晶体下方有一个完整的接地层(蓝色层),晶体周围的接地是使用多个过孔连接到底部接地层的。连接到时钟引脚旁边引脚的走线用于uC的外部复位。它应保持在〜5V,并在接地短路时触发复位。
我还有几个问题:
- 我已经看到了一些推荐的布局,这些布局将负载电容器放置在更靠近IC的位置,而另一些则将其放置在较远的位置。我可以期望两者之间有什么区别,推荐哪个(如果有)?
- 我应该从信号走线的正下方移除接地层吗?看来这将是减少信号线上寄生电容的最佳方法。
- 您会建议使用更粗或更薄的迹线吗?目前,我有1000万笔痕迹。
- 我什么时候应该将两个时钟信号放在一起?我见过一些建议,其中两条线在前往uC之前基本上彼此指向,而另一条线则像我目前一样彼此分开并缓慢地聚集在一起。
这是一个好的布局吗?如何改善?
到目前为止,我已经阅读了一些资料(希望能涵盖其中的大部分,但我可能会遗漏一些):
编辑:
感谢您的建议。我对布局进行了以下更改:
- uC下方的底层被用作5V电源平面,顶层是局部接地平面。接地层有一个通向全局接地层(底部层)的通孔,其中5V连接到源极,并且两者之间有一个4.7uF的陶瓷电容器。使接地和电源布线更加轻松!
- 我已移除了位于晶振正下方的顶部接地元件,以防止晶振壳体短路。
- @RussellMcMahon,我不确定通过最小化循环面积您到底是什么意思。我已经上传了修改后的布局,在将晶体引线发送到uC之前,我将它们聚集在一起。这是你的意思吗?
- 我不太确定如何才能完成围绕水晶的护环环(现在它是钩形的)。我应该运行两个通孔以连接端部(与全局接地隔离),移除部分环还是直接保留原样?
- 我应该从晶体/盖子下面去除全局接地吗?