链接40个移位寄存器会发生什么问题？

我打算将40个 74HC595移位寄存器链接在一起。74HC595s的整个链条将由5 V微控制器，这将产生被控制SDI，CLOCK及LATCH信号。

每个移位寄存器和微控制器都有自己的PCB，如下图所示：

由于机械限制，每个移位寄存器之间的距离约为30厘米（12英寸），因此控制信号将沿大约距离传播。12 m（40英尺）。除此之外，整个系统将安装在非常嘈杂的环境中（靠近荧光灯，电源线等）。

我担心的是控制信号会非常嘈杂，移位寄存器可能会输出错误的信息。我在想：

• 在每个板上使用一个缓冲IC，以缓冲控制信号。您会推荐哪一个？
• 在板之间使用屏蔽电缆传输信号
• CLOCK尽可能降低频率。我只需要每天几次更新寄存器的内容。

以上解决方案是一件好事吗？我还能做些什么来使信号线中的（潜在）噪声降至最低？

在每个电路板的输入端使用施密特触发器缓冲器。例如，它们将清除信号，以便任何噪声都不会在时钟上产生错误的脉冲。所述74LVC3G17是三非反相缓冲器。

另外，将缓冲的信号传递到下一块板。否则，所有输入将是并行的，您可能会超出驱动微控制器的扇出（我特别考虑的是总电容负载）。时钟和锁存信号的菊花链将在整个链中产生纹波延迟，但数据也将如此，因此您仍然打算低速运行。

可能出现的问题是某些SR在下一个SR时钟之前先进行时钟，因此下一个SR将时钟输入错误的数据。一个（标准的）解决方案是从最后一个SR开始连接时钟。

我会考虑在每块板上为所有3条信号线添加一个（schmit-trigger？）缓冲区。

（编辑）降低时钟频率无济于事（除非开始时太高了）。无论选择多低的时钟频率，都可能会在时钟边缘出现问题。

链接移位寄存器时，最大的问题是确保每块板用于接收数据的时钟与前一块板的数据变化之间的时序关系是可预测的。在这方面，74HC595的输出在与时钟相同的边沿上变化的事实有点令人讨厌。我建议时钟信号在通过每个板时都应进行缓冲，并且将来自一块板74HC595的数据信号通过一个缓冲器，该延迟将使它延迟比时钟缓冲器稍长的时间。

另外，您可以使用一个移位寄存器，例如74HC4094，其数据输出在时钟下降沿改变，或者您可以在电路板上的最后一个74HC595的输出和下一电路板上的输出之间添加一个触发器，并使用该触发器。在驱动74HC595的时钟的下降沿锁存其输出（可能使时钟通过两个反相器以对其进行缓冲，并将反相的时钟信号馈送到触发器）。

如果您要使用的74HC595输出数量比芯片提供的数量少一个（或更多）（例如，在具有两个74HC595的板上，您实际上只需要15个输出），则可以将最后的74HC595馈入具有一个时钟与另一个时钟反相，但每次信号在非反相时钟74HC595和反相时钟74HC595之间传递时，您都将花费一个74HC595输出。