我参与了一个项目,其中客户在带状电缆中定义了引脚,而没有考虑可能的串扰问题。信号是1 MHz数据信号,没有接地线将它们分开。我从未经历过串扰,并且对感应毛刺的大小(0.5至0.65伏)感到惊讶。接收端使用的是74HCxx线路驱动器(CMOS开关电平),这会在数据流上产生纯垃圾。客户正在切换到74HCT驱动器,试图将输入“高”开关电平移至毛刺电平以下,但我对此表示担忧。
除了切换到HCT零件或适当地重新设计电路板以挽救我们已有的东西以外,还能做些什么吗?
我参与了一个项目,其中客户在带状电缆中定义了引脚,而没有考虑可能的串扰问题。信号是1 MHz数据信号,没有接地线将它们分开。我从未经历过串扰,并且对感应毛刺的大小(0.5至0.65伏)感到惊讶。接收端使用的是74HCxx线路驱动器(CMOS开关电平),这会在数据流上产生纯垃圾。客户正在切换到74HCT驱动器,试图将输入“高”开关电平移至毛刺电平以下,但我对此表示担忧。
除了切换到HCT零件或适当地重新设计电路板以挽救我们已有的东西以外,还能做些什么吗?
Answers:
信号是1 MHz数据信号,没有接地线将它们分开。
这非常慢,因此请首先检查驱动侧是否有源端接电阻。如果有电阻器,则可以增加其值以降低压摆率。
如果没有源端接电阻器,那么在每次电平转换时,驱动该电缆的任何因素都会将令人惊讶的大电流脉冲推入电缆电容中,如果未正确解耦,则会破坏驱动芯片的电源。因此,检查示波器是否在两个边缘上或仅一个边缘上产生“串扰”,或者在两个边缘上产生不同数量的串扰,检查电缆驱动器的电源,还应探查其GND引脚与GND平面之间的关系。尝试翻转一个信号,而让其他信号保持不动。如果它以相似的数量从电缆一侧的一根导线“串扰”到所有其他导线,则不是串扰,而是驱动器芯片有接地反弹或不良的去耦,因此您需要修复它。
如果信号是同步的,并且有时钟线,则可以按时钟定时播放。如果将数据锁存到接收端的寄存器中,则电平仅在设置/保持窗口内起作用。因此,如果您在信号稳定后稍微移动一下时钟使其触发,它会有所帮助。除非您也对时钟信号产生串扰,否则在这种情况下它将使时钟倍频,这不是很好。
客户正在切换到74HCT驱动器,试图将输入“高”开关电平移至毛刺电平以下,但我对此表示担忧。
是的,但是它也会将输入的“低”电平向下移动,使其对噪声更加敏感,因此它可能会“固定”一侧的串扰,但会使另一侧的串扰恶化!我想如果您的信号是同步的,并且使用从高到低的时钟边沿,那么这可能会起作用,但是……嗯……最好使用施密特触发器门。
除了切换到HCT零件或适当地重新设计电路板以挽救我们已有的东西以外,还能做些什么吗?
在重新设计之前,请确保确认是否确实是串扰...,接地反弹或驱动芯片中的去耦不良。
还应确保它不是两块板之间的接地弹跳,这是由于电流在GND线中流动并在两块板之间产生电压差引起的。
如果没有引脚并且使用同步信号(带有时钟),则可以将GND线放在时钟和数据线之间,以防止数据沿泄漏到时钟中。
之后,您有几种选择:
增加源电阻会减少上升时间,但不会减少串扰,因为串扰电容Xc / Rs的阻抗比会随着电流摆率的降低而上升。
使用1m带状电缆估算ESL和C的想法证明
这里使用5个接近1MHz方波的不同信号,但使用不同信号来获得具有不同源阻抗和负载阻抗的混叠串扰。通常我记得,带状电缆是120欧姆的单端电缆,这转化为每米总的电感和电容,但取决于AWG和电介质间距。
为了使串扰最小,您需要
(1)间距较宽的带状电缆布线,因此采用大直径塑料护套;这样可以使皮微法拉/米最小化,并使电缆电流最小化(最小磁场)
(2)带状电缆周围的金属箔屏蔽层,以捕获大部分电场。将这些箔纸磨碎。
(3)最小的电缆电流和最慢的边沿速度(缓慢摆动),因此dI / dT较慢且磁场耦合最小;因此使用弱驱动
(4)源终端,也许是100ohms
请注意以下心态:(A)使用较大的线-线间距并使用屏蔽罩来捕获大部分的电通量,从而减小电场的串扰,实际上是减小了线-线电容;同时降低dV / dT。(B)通过增加导线间距来减小磁场串扰,通过减小非常靠近的返回路径(屏蔽层,箔片)的“回路面积”,通过减慢dI / dT来降低磁场,因为dV / dT减小,并且通过不终止于接收端来减小电流。
您确定看到的毛刺是串扰吗(例如,不是由于阻抗或电源噪声不匹配而引起的振铃)?尝试将一条线穿过另一根屏蔽线:串扰将在其中消失,而振铃和电源噪声将保留。
我强烈怀疑您会看到它正在响,并且一旦您将电缆和驱动器的阻抗匹配,问题就会消失。
如果问题确实是由于串扰引起的,则可以通过降低接收器输入的阻抗来大大改善这种情况。串扰电压可能高到足以干扰信号电平,但肯定不如实际信号强大。这意味着,如果在数据线的接收器侧添加上拉或下拉电阻,则它们将吸收大部分串扰噪声,同时对信号的影响最小。
通常通过去耦电容消除电源噪声。