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（我应该首先说我在100 MHz范围内的板卡上有一些经验，但是我离专家还很远。）
规范参考是Johnson和Graham撰写的High-Speed Digital Design。约翰逊还于2003年撰写了更高级的续集《高速信号传播》。
您可以在gEDA和公司任职，但如果我能找到一个更好的工具，就可能会变得很困难。用手匹配许多迹线的长度会很快变得乏味。
至于您实际需要使用的痕迹，以下是我要注意的事项：
一旦您的走线超过数字信号上升沿的1/6，走线的长度就变得很重要。在典型的PCB上，上升时间为1 ns时，上升沿跨度约为6英寸，因此您希望走线的长度小于1英寸。
您想使走线的端接与其特征阻抗匹配，以防止反射信号。实际上，这意味着要么在走线到达目的地之前就将一个电阻接地，要么在走线开始时串联一个电阻。我发现Crecraft和Gergely在Analog Electronics的第12章中的图表值得长期关注：http : //books.google.com/books? id=lS7qN6iHyBYC&lpg=PP1&ots=cg6ZMM2GI1&dq=analog%20electronics%20crecraft&pg = PA296＃v = snippet＆q = propagation％20of％20a％20pulse＆f = false制造商的数据表有时会提供建议的端接方案。
随着信号速度的增加，您必须开始担心由于互感和快速变化的电流（V = L * di / dt）而在相邻走线中感应的电压。人们称之为“串扰”。这意味着您需要将走线彼此隔开，在所有走线下方使用接地层，和/或在要隔离的走线之间放置接地走线（“保护走线”）。
在实践中，这就是我真正担心的全部。
对于高速数字信号，您需要将走线的阻抗与信号输出驱动器的输出阻抗匹配。许多信号传输线也需要端接。这减少了反射和符号间干扰。走线的阻抗主要取决于走线的宽度和PCB的堆叠，但信号返回路径也起着作用。在分开的接地平面上切换层或路由信号会产生阻抗不连续性，并会降低链路工作的最大速度。
迹线长度匹配要求将由信号所使用的总线协议的时序要求来决定。例如，DDR存储器接口将要求DQ（数据）信号在DQS（选通）信号的皮秒内到达。可以从走线长度不匹配和传输线的传播延迟计算出不匹配的粗略估计。信号完整性工程师通过运行路由拓扑和I / O驱动器模型的仿真来创建更精确的时序偏斜分析。
霍华德·约翰逊（Howard Johnson）博士的著作“高速数字设计：黑魔法手册”（http://www.amazon.com/High-Speed-Digital-Design-Handbook/dp/0133957241）对此有很好的参考。
杰森
这一切实际上取决于您所说的“高速”。
确定是否需要终止的最重要因素是上升沿传播所需的时间。如果您的上升时间为100 ps，那么无论您是100 MHz还是10 MHz，反射仍然会伤害您。但是当您达到“传输线”长度时，反射只是一个问题。我认为这就像...对于每300 ps的上升时间，您可以在不终止的情况下走大约一英寸。因此，对于0.9 ns的上升时间，您可以走大约3英寸。
至于走线的阻抗，您应该使用Google“微带线”。您将在走线下方需要一个坚固的接地平面。然后，走线与平面的距离（由电路板堆叠确定）以及走线的宽度应在很大程度上决定走线的阻抗。许多PCB设计工具都会自动为您计算走线阻抗。