IO引脚必须每个都有自己的上拉/下拉电阻吗？

一个非常基本的问题：

用作开关或跳线输入的微控制器的每个IO引脚是否必须具有自己的上拉/下拉电阻？

在此示例中，每个引脚均被电阻下拉，然后被1P3T开关上拉至VCC。

看起来很简单，但是随着使用更多的IO引脚，是否绝对需要更多的电阻器？有什么聪明的方法可以减少电阻的数量吗？

相关问题：共享一个上拉电阻

根据提供的原理图，如果所有3个输入均共享一个电阻，那么通过开关将任何一条线拉高，就会将所有3条线都升高到高电平，这违背了设计的目的-MCU将不知道哪个开关位置是已选择。

对于此类设计，减少零件数量而不是电阻器数量的常见方法是使用公共总线电阻器网络或阵列：（
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这些可以作为通孔SIP / DIP以及SMD来使用，根据您的需要，可以使用多种电阻器数量。总线引脚接地，其他引脚连接至相应的MCU输入，如原理图所示。 （从这里开始）

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大多数MCU在每个引脚上都内置有可选的上拉（非下拉）电阻器，因此通常通过开关将引脚下拉（并处理软件中的极性反转）。

因此-无需电阻。

至于上拉而不是下拉的原因，这是1970年的TTL逻辑电路遗留下来的一种习惯，在那里上拉输入的电流要比拉下的电流少得多，下拉电阻会浪费更多的功率。这不再适用于当今的CMOS逻辑，但是上拉的传统一直存在，因此早期的5V CMOS芯片与较旧的TTL逻辑兼容。

您永远不会想假设逻辑输入会上拉或下拉来保持开放。如果输入保持开路，则该天线很小，并且还受逻辑器件内的电流的影响。因此，您可以上下拉动以确保输入干净且可预测。我在1980年代在Fairchild Semiconductor工作时学会了这一规则。