为什么移位寄存器的这种简单VHDL模式无法按预期工作

乍一看，您会期望下面的VHDL源代码充当移位寄存器。在那个q中，随着时间的流逝，

"UUUU0", "UUU00", "UU000", "U0000", "00000", ....

但是它总是U在五个（或更多）连续时钟周期之后。

为什么是这样？

该代码实际上是复杂得多的模拟的简化版本。但这证明了我看到的症状。

它在ModelSim和ActiveHDL下的仿真过程中都显示出这一有趣且出乎意料的结果，我没有尝试过其他仿真器，并且（第二个原因的解释）想知道其他程序是否以相同的方式运行。

要正确回答此问题，您必须了解：

• 我知道这不是实现移位寄存器的最佳方法
• 我知道对于RTL综合，应该重新设置。
• 我知道std_logic的数组是std_logic_vector。
• 我知道聚合运算符&。

我还发现了：

• 如果将分配temp(0)<='0';移到流程中，则它将起作用。
• 如果循环已展开（请参见注释的代码），则它将起作用。

我要重申的是，这是一个更为复杂的设计（用于流水线CPU）的非常简化的版本，被配置为纯粹显示意外的仿真结果。实际信号类型只是一种简化。因此，您必须按照原样考虑代码中的答案。

我的猜测是，VHDL仿真引擎的优化器错误地（或按照规范）没有费心地在循环内运行表达式，因为没有外部变化的信号，尽管我可以通过将展开的循环置于循环中来证明这一点。

因此，我希望这个问题的答案更多地与模糊VHDL语法的VHDL仿真标准以及VHDL仿真引擎如何进行优化有关，而不是是否给出代码示例是完成某件事的最佳方法。

现在我要模拟的代码：

 library ieee;
 use ieee.std_logic_1164.all;   

 entity test_simple is
    port (
        clk : in  std_logic;
        q   : out std_logic
    );                   
 end entity;

 architecture example of test_simple is
    type   t_temp is array(4 downto 0) of std_logic;
    signal temp : t_temp;
 begin

    temp(0) <= '0';

    p : process (clk)
    begin               
        if rising_edge(clk) then
            for i in 1 to 4 loop
                    temp(i) <= temp(i - 1);
            end loop;

            --temp(1) <= temp(0);   
            --temp(2) <= temp(1);
            --temp(3) <= temp(2);
            --temp(4) <= temp(3);
        end if;
    end process p;
    q <= temp(4);
 end architecture;

和测试台：

library ieee;
use ieee.std_logic_1164.all;

entity Bench is
end entity;

architecture tb of bench is

component test_simple is
    port (
        clk : in  std_logic;
        q   : out std_logic
    );                   
end component;

signal clk:std_logic:='0';
signal q:std_logic;     
signal rst:std_logic;

constant freq:real:=100.0e3;

begin                       
    clk<=not clk after 0.5 sec / freq;

    TB:process
    begin
        rst<='1';
        wait for 10 us;
        rst<='0';
        wait for 100 us;
        wait;
    end process;

     --Note: rst is not connected
    UUT:test_simple  port map (clk=>clk,q=>q) ;
end architecture;

它与在细化时可以很容易地进行评估的形式有关，即所谓的“局部静态表达式”。这是一个晦涩的规则，但值得一想-最终它确实是有道理的，并且您的模拟器通过生成非明显的结果来提醒您非常正确。

现在，temp(1)可以在编译时（甚至比精化时间更早）进行评估，并且可以在“ temp”的位1上生成驱动程序。

但是，temp(i)这些工具需要更多的工作。鉴于这里的循环界限的琐碎性质（1到4），对于我们人类来说很明显，无法驱动temp（0），并且您正在做的事情是安全的。但是，想象一下边界是lower(foo) to upper(bar)其他地方声明的包中的函数……现在，您可以肯定地说的temp是被驱动的-因此“局部静态”表达式为temp。

这意味着流程受这些规则约束来驱动所有temp驱动程序，此时，您需要多个驱动程序temp(0)-流程驱动程序（无初始值，即'u'）和外部驱动程序temp(0) <= '0';。因此，两个驱动程序自然会解析为“ U”。

另一种选择是“ hacky小规则”（观点），如果循环边界是常量，则可以做一件事，但是如果将它们声明为其他东西，则可以做其他事情，依此类推……等等。语言变得越复杂……我认为，这不是更好的解决方案。