如何为信号增加受控量的抖动

背景

我正在开发数字时钟和数据恢复电路，现在进入评估阶段，重点是测试设计的极限并发现潜在的优点和缺点。此特定设计的一个重要指标是异步输入信号中的抖动容限。为了评估该指标，我考虑了以下测试设置。

^{模拟该电路 –使用CircuitLab创建的原理图}

问题

为了确保测试结果有意义，希望抖动具有以下特征：

• 随机或伪随机
• 高斯分布
• 噪声的标准偏差已设置为参数，可以进行扫频（上面的抖动控制）

这似乎不是一件容易的事情。是否有相对简单的方法将受控数量的抖动注入测试设置？

到目前为止我有什么

我给了它一些思考和研究，并且我有两种潜在的方法可以在硬件中实现。

1. 如果测试电路的传输时钟明显高于DUT，则输出可能会过采样。然后，可以在输出中添加或删除额外的样本，以注入离散量的抖动。由于量化噪声，该抖动不会是完全高斯的。但是，如果测试电路对传输数据的过采样率足够高，则可以减轻这种担忧。
2. Kubicek等人的测试设置。（下图）使用带有可变衰减器的光传输来达到所需的效果。对于我来说，这为什么能达到上述目的一点也不明显，但是频谱分析仪应该能够确定它是否按预期工作。

我知道我的问题忽略了有关设计和测试设置的许多细节。这是有意的，因为我想尽可能保持概念性和一般性。我想避免这成为特定于设计的职位，而推荐创建一个具有永久参考价值的职位。

一个明显的答案是使用数字信号发生器将受控量的噪声添加到VCO的控制输入中。

请记住，该噪声信号将代表瞬时频率误差，而不是通常与抖动相关的相位误差，因此请适当积分/微分。

您将显示一个单独的电路，该电路会为来自测试发生器的干净信号增加抖动。VCO可以是该单独电路中PLL的一部分。PLL将保持平均输出频率与输入频率相同，但是只要其反馈环路在抖动频率处具有最小增益，它将对增加的抖动影响最小。

如果打算产生峰峰值抖动单位间隔的一小部分以上，则需要某种弹性存储（FIFO）来保存测试数据。首先，仅使用抖动时钟来生成数据可能会更容易。

Kubicek等人的测试设置。使用带有可变衰减器的光传输来达到所需的效果。对于我来说，这一点都不明显，为什么这可以实现上述目标

您隐含的问题是，“图5中会发生什么以创建受控的随机抖动？”。

首先，要认识到每个光接收机都会在接收信号中引入噪声。该噪声可以非常精确地建模为高斯随机电流噪声。接收器的跨阻放大器（TIA）级自然会将电流噪声转换为电压噪声。光电二极管/ TIA输出是与光输入信号成正比的模拟信号，加上我们刚才谈到的附加噪声。

图中隐藏的是一个限幅放大器，用于从TIA输出获得数字逻辑电平。我猜这是在绘制电路的扇出缓冲器中发生的。当您将一个限幅放大器应用于一个嘈杂的输入时，由于上升沿和下降沿越过判决阈值的时间会发生变化，因此噪声将转换为抖动。这种时序变化是抖动，与输入噪声成正比，与边缘的斜率（dV / dt）成反比。

随着光衰减的增加，dV / dt减小，但是噪声却没有减小，因此增加了抖动。

关于VCO解决方案

FM'ing定时源（如Dave的答案所建议）不会像您在问题中所要求的那样产生高斯随机噪声。当然，并非随机噪声在边缘之间是不相关的（随机抖动或“ RJ”），这似乎是您所追求的，以及从Kubicek电路中获得的噪声。

这是获得频率扫描正弦抖动（SJ）的好方法，这是表征CDR时需要担心的另一个指标。实际上，在我的经验中，通过CDR对单频正弦抖动的容限来规范CDR比对不相关的高斯随机抖动的容忍度要普遍得多。

您可以做的一件事就是实现DLL中使用的延迟电路版本。这通常是电流不足的逆变器链。您需要使从电源轨到设备的电流退化，并从设备出来的电流退化（以实现上升/下降的对称性），并在输出端安装一个重构逆变器（无电流不足）。

这还将模拟源中最常见的抖动源（部分电源轨崩溃，并通过晶体管的G_m调制到输出上）。

^{模拟该电路 –使用CircuitLab创建的原理图}

压控电流源可以简单地是PMOS和NMOS晶体管，但是在板上，您还有其他选择。您可以更改级数以增加对延迟电压的控制。

矛盾的是，只要将延迟级的数量保持为偶数，就可以只控制较高的电源（因为反相器交替使用，会延迟上升沿和下降沿）。然后，您需要在输出上具有两个重构逆变器。

^{模拟该电路}

但是，如果您只想在边缘注入噪声，则有一种更简单的方法。

^{模拟该电路}