VHDL：对向量的各个位进行“或”运算

我想将向量的位或在一起。所以说我有一个向量example(23 downto 0)，我想把所有的位或到另一个向量中，有没有办法做到这一点而不涉及example(0) or example(1) or ...example(23)去呢？

or_reduce是您想要的，并且可以在中找到std_logic_misc。A和X均支持FPGA。

Verilog有一个方便的“归约运算符”，它可以完全满足您的要求：|example[23:0]给出对example向量的所有位进行“或”运算的结果。

不幸的是，VHDL没有此运算符。根据comp.lang.vhdl的FAQ，

没有预定义的VHDL运算符可对向量的所有位执行归约运算（例如，“或”向量的所有位）。但是，归约运算符可以轻松实现：

[跳过不处理'X'和'Z'值的示例]

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );