6 为什么级联的D型触发器会阻止亚稳态？ 我了解什么是亚稳态，但不了解如何将触发器链接在一起可以减少这种情况？ 如果第一个触发器的输出是亚稳态的，它将用作第二个触发器的输入。但是我看不到第二个触发器将如何使用此输入执行任何操作并使它稳定。 提前致谢！ 15 digital-logic flipflop metastability
2 2-ff同步器如何确保正确的同步？ 使用2-ff同步器已经成为信号跨越时钟边界的标准。而且有很多纸/图说明了这种机制，例如： 似乎BCLK只能样品的脉冲ADAT一次（在第二个上升沿BCLK），这将导致对输出的亚稳态bq1_dat。如何在下一个有效时钟沿将bq1_dat采样为“高”？ 除了我的问题之外，我还想添加一些我认为能使信号安全通过另一个时钟域的信号（假设2-FF足以满足MTBF要求）。如果有任何错误，请纠正我。 ps：亚稳状态不会显示“四处游荡”的波形，而是既不是“ 1”也不是“ 0”的电平。下图显示了一个亚稳态输出的示例。 原始数据来自WJ Dally的EE108A的讲义，第13讲：亚稳性和同步失败（当好的触发器变坏时会出现）。 9 fpga synchronization cdc metastability