为什么在行业中，NAND门比NOR门更受青睐？

我在许多地方都读到，与非门相比，与非门在行业中更受欢迎。网上给出的理由说：

与NOR PMOS（串联4号）相比，由于NAND PMOS（尺寸为2并列），NAND的延迟小于Nor。

根据我的理解，延迟将是相同的。我认为这是这样的：

• 绝对延迟（Dabs）= t（gh + p）
• g =逻辑努力
• h =电力
• p =寄生延迟
• t =延时单位，它是技术常数

对于NAND和NOR门（gh + p）得出（Cout / 3 + 2）。两者的t也相同。那么延误应该是一样的吧？

1. NAND提供更少的延迟。

就像您说的那样，延迟的等式为 但是NAND 的逻辑作用力小于NOR。考虑显示2个输入CMOS NAND和NOR门的图。每个晶体管的数量是尺寸以及电容的度量。

逻辑努力可以计算为。这使$g = C_{in}/3$

• 克= Ñ + $g = 4/3$对于2个输入NAND，，对于n个输入NAND门，$g = \frac{n+2}{3}$
• 克= 2 Ñ + $g = 5/3$对于2个输入NOR，，对于n个输入NOR门，$g = \frac{2n+1}{3}$
• 请参阅Wiki表格。

p = $h=1$对于驱动相同栅极的门（NAND或NOR），对于NAND和NOR，。因此，与NOR相比，NAND具有较小的延迟。$p=2$

编辑：我还有两个要点，但是我不确定最后一点。

2. NOR占用更多区域。

加上图中的晶体管尺寸，很明显NOR的尺寸大于NAND的尺寸。随着输入数量的增加，大小上的差异也将增加。

或非门将比与非门占据更多的硅面积。

3. NAND使用类似尺寸的晶体管。

再次考虑该图，“与非”门中的所有晶体管具有相等的尺寸，而“或非”门则没有。这降低了NAND​​门的制造成本。当考虑具有更多输入的门时，NOR门需要2种不同尺寸的晶体管，与NAND门相比，其尺寸差异更大。

粗略地说，与Pmos晶体管相比，Nmos晶体管每通道面积允许的电流增加一倍。您可以考虑一下，就像Nmos具有相等大小的Pmos的一半阻力一样。从这里可以看到，Cmos Nand拓扑结构的方式使其具有更多相等大小的晶体管：

如果任一输入为低电平，则单个Pmos电阻会将输出驱动为高电平。如果两个输入都为高，则存在2 Nmos电阻（〜= 1 Pmos电阻）。如果所有晶体管的技术节点最小尺寸都相同，则此拓扑结构是理想的，因为无论您驱动输出为高电平还是低电平，接地电阻或Vdd都是相同的。

最后，Pmos晶体管不及Nmos的原因是由于空穴的载流子迁移率较低，而空穴是PMOS的主要载体。Nmos的主要载流子是电子，它具有明显更好的迁移率。

另外，请勿将Nand Flash与Nand Cmos混淆。Nand Flash存储器也更受欢迎，但这是出于不同的原因。